开源Verilog HDL原创UART模块

IsaacLee · 发表于 2013-6-18 09:15:20

跟着大神的脚步学习

skyxjh · 发表于 2013-6-18 12:42:01

wsfry 发表于 2013-6-17 20:20
能不能写一个这个串口通讯的测试文件啊？虽然实际用串口调试已经验证过了，但是仍然想看下仿真波形！ ...

测试文件自己写吧，不要什么都向人家伸手。
先看Verilog HDL教程，只要你认真看一遍，写个简单的测试文件不难。
建议你看夏宇闻《Verilog_HDL_数字系统设计教程》

suxilong · 发表于 2013-6-19 23:41:17

牛叉的人总是把平凡的东西做得不平凡~~~

598646744 · 发表于 2013-6-19 23:57:21

markmarkmarkmarkmark

skyxjh · 发表于 2013-6-20 00:03:20

suxilong 发表于 2013-6-19 23:41
牛叉的人总是把平凡的东西做得不平凡~~~

过讲了，我也是FPGA初学者。

wsfry · 发表于 2013-6-20 09:06:49

skyxjh 发表于 2013-6-20 00:03
过讲了，我也是FPGA初学者。

不是吧，这么谦虚，初学者就可以写出逻辑这么强的代码，过不了一个月就是顶尖高手。厉害！

skyxjh · 发表于 2013-6-20 12:52:02

wsfry 发表于 2013-6-20 09:06
不是吧，这么谦虚，初学者就可以写出逻辑这么强的代码，过不了一个月就是顶尖高手。厉害！ ...

Verilog HDL与C语言是相通的，有C语言的基础，写出这样的代码不难。关键是要善于独立思考，将自己的想法用代码实现出来。

dreamplum · 发表于 2013-6-20 17:20:19

最近正好要看这个~学习之~~~~

bad_fpga · 发表于 2013-6-20 17:34:20

好东西，谢谢分享

wsfry · 发表于 2013-6-21 10:15:41

skyxjh 发表于 2013-6-9 13:45
再发一个fifo模块，可以用作UART接收处理。

请问FIFO模块中
reg [addrbits-1:0]rdaddr; //fifo读地址
reg [addrbits-1:0]wraddr; //fifo写地址
不是8个字节么，为什么地址可以达到1111，不是最大的都只有8么

woaiwojia1987 · 发表于 2013-6-21 11:27:09

多谢lz分享

skyxjh · 发表于 2013-6-21 12:35:17

wsfry 发表于 2013-6-21 10:15
请问FIFO模块中
reg [addrbits-1:0]rdaddr; //fifo读地址
reg [addrbits-1:0]wraddr; //fifo写地址

地址位宽是自己设的，是可变的，3位就是8个字节，4位就是16个字节。

menglong200806 · 发表于 2013-6-21 13:58:20

好帖学习了

xjmlfm1 · 发表于 2013-6-21 14:30:53

高手，顶一个。

dory_m · 发表于 2013-6-21 14:36:27

谢谢，学习！！！

skyxjh · 发表于 2013-6-22 21:47:50

再开源一个用状态机写的串口模块，适合高速串口应用，带16字节的发送和接收FIFO。

module uart8n1(
input rst,
input clk,
input rxd,
output txd
);
parameter true = 1'b0, false = 1'b1;
wire [7:0] dat;
wire txen, rdrxd, txfull, txempty, rxfull, rxempty;
uart8n1_ctrl ctrl(
.rst(rst),
.clk(clk),
.rxempty(rxempty),
.txfull(txfull),
.txen(txen),
.rdrxd(rdrxd)
);
uart8n1_rx rx(
.rst(rst),
.clk(clk),
.rxd(rxd),
.rxen(true),
.divp(50_000_000/115_200), //fclk/baud
.rdrxd(rdrxd),
.dat(dat),
.rxfull(rxfull),
.rxempty(rxempty)
);
uart8n1_tx tx(
.rst(rst),
.clk(clk),
.dat(dat),
.txen(txen),
.divp(50_000_000/115_200), //fclk/baud
.txd(txd),
.txfull(txfull),
.txempty(txempty)
);
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:48:22

module uart8n1_ctrl(
input rst,
input clk,
input rxempty,
input txfull,
output txen,
output rdrxd
);
parameter true = 1'b0, false = 1'b1;
reg txe = false, rdd = false;
assign txen = txe;
assign rdrxd = rdd;
reg [1:0]ctrstate = IDLE;
parameter IDLE = 2'd1, RDRXDAT = 2'd2, TXDAT = 2'd3;
always @(posedge clk or negedge rst) begin
if(rst == 1'b0) begin
rdd <= false;
txe <= false;
end
else begin
case(ctrstate)
IDLE: begin
rdd <= false;
txe <= false;
if(rxempty == false) begin
if(txfull == false) begin
ctrstate <= RDRXDAT;
end
end
end
RDRXDAT: begin
rdd <= true;
ctrstate <= TXDAT;
end
TXDAT: begin
txe <= true;
ctrstate <= IDLE;
end
endcase
end
end
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:48:45

module uart8n1_tx(
input rst,
input clk,
input [7:0] dat,
input txen,
input [15:0] divp,
output reg txd,
output txfull,
output txempty
);
parameter true = 1'b0, false = 1'b1;
wire [7:0] txdat;
reg rdfifo = false;
fifo8x15 txfifo(
.rst(rst),
.clk(clk),
.ien(txen),
.oen(rdfifo),
.idat(dat),
.odat(txdat),
.full(txfull),
.empty(txempty)
);
reg [15:0] divcnt = 16'b0;
reg [3:0] txstate = IDLE;
parameter IDLE = 4'h1, TXSTART = 4'h2, TXBIT0 = 4'h3, TXBIT1 = 4'h4, TXBIT2 = 4'h5, TXBIT3 = 4'h6,
TXBIT4 = 4'h7, TXBIT5 = 4'h8, TXBIT6 = 4'h9, TXBIT7 = 4'hA, TXSTOP = 4'hB;
always @ (posedge clk or negedge rst) begin
if(rst == 1'b0) begin
txd <= 1'b1;
rdfifo <= false;
divcnt <= 16'b0;
txstate <= IDLE;
end
else begin
case(txstate)
IDLE: begin
txd <= 1'b1;
if(txempty == false) begin
rdfifo <= true;
divcnt <= 16'b0;
txstate <= TXSTART;
end
end
TXSTART: begin
txd <= 1'b0;
rdfifo <= false;
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT0;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT0: begin
txd <= txdat[0];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT1;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT1: begin
txd <= txdat[1];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT2;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT2: begin
txd <= txdat[2];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT3;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT3: begin
txd <= txdat[3];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT4;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT4: begin
txd <= txdat[4];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT5;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT5: begin
txd <= txdat[5];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT6;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT6: begin
txd <= txdat[6];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXBIT7;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXBIT7: begin
txd <= txdat[7];
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= TXSTOP;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
TXSTOP: begin
txd <= 1'b1;
rdfifo <= false;
if(divcnt == divp) begin
divcnt <= 16'b0;
txstate <= IDLE;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
endcase
end
end
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:49:03

module uart8n1_rx(
input rst,
input clk,
input rxd,
input rxen,
input [15:0] divp,
input rdrxd,
output [7:0] dat,
output rxfull,
output rxempty
);
parameter true = 1'b0, false = 1'b1;
reg [7:0] rxdata;
wire [7:0] rxdat = rxdata;
reg dready;
wire ien = dready;
wire rxdlpo;
fifo8x15 rxfifo(
.rst(rst),
.clk(clk),
.ien(ien),
.oen(rdrxd),
.idat(rxdat),
.odat(dat),
.full(rxfull),
.empty(rxempty)
);
lowpass lp(
.clk(clk),
.lin(rxd),
.lout(rxdlpo)
);
reg [15:0] divcnt = 16'b0;
reg [3:0] rxstate = IDLE;
parameter IDLE = 4'h1, RXSTART = 4'h2, RXBIT0 = 4'h3, RXBIT1 = 4'h4, RXBIT2 = 4'h5, RXBIT3 = 4'h6,
RXBIT4 = 4'h7, RXBIT5 = 4'h8, RXBIT6 = 4'h9, RXBIT7 = 4'hA, RXSTOP = 4'hB;
always @ (posedge clk or negedge rst) begin
if(rst == 1'b0) begin
dready <= false;
divcnt <= 16'b0;
rxstate <= IDLE;
end
else begin
case(rxstate)
IDLE: begin
dready <= false;
if(rxen == true && rxdlpo == 1'b0) begin
divcnt <= 16'b0;
rxstate <= RXSTART;
end
end
RXSTART: begin
if(divcnt == divp[15:1]) begin
divcnt <= 16'b0;
if(rxdlpo == 1'b0) rxstate <= RXBIT0;
else rxstate <= IDLE;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT0: begin
if(divcnt == divp) begin
rxdata[0] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT1;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT1: begin
if(divcnt == divp) begin
rxdata[1] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT2;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT2: begin
if(divcnt == divp) begin
rxdata[2] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT3;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT3: begin
if(divcnt == divp) begin
rxdata[3] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT4;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT4: begin
if(divcnt == divp) begin
rxdata[4] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT5;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT5: begin
if(divcnt == divp) begin
rxdata[5] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT6;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT6: begin
if(divcnt == divp) begin
rxdata[6] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXBIT7;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXBIT7: begin
if(divcnt == divp) begin
rxdata[7] <= rxdlpo;
divcnt <= 16'b0;
rxstate <= RXSTOP;
end
else begin
divcnt <= divcnt + 1'b1;
end
end
RXSTOP: begin
if(divcnt == divp) begin
divcnt <= 16'b0;
rxstate <= IDLE;
if(rxdlpo == 1'b1) begin
dready <= true;
end
end
else begin
divcnt <= divcnt + 1'b1;
end
end
endcase
end
end
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:49:31

module fifo8x15(
input rst,
input clk,
input ien,
input oen,
input [7:0] idat,
output [7:0] odat,
output full,
output empty
);
parameter true = 1'b0, false = 1'b1;
reg [7:0] mem [0:15];
reg [3:0] wraddr = {4{1'b0}};
reg [3:0] rdaddr = {4{1'b0}};
wire [3:0] datnum = wraddr - rdaddr;
assign empty = datnum == {4{1'b0}} ? true : false;
assign full = datnum == {4{1'b1}} ? true : false;
reg [7:0] odatq;
assign odat = odatq;
reg ienbuf = 1'b0, oenbuf = 1'b0;
wire negedge_ien = ienbuf & ~ien;
wire negedge_oen = oenbuf & ~oen;
always @ (posedge clk or negedge rst) begin
if(rst == 1'b0) begin //reset
ienbuf <= 1'b0;
oenbuf <= 1'b0;
end
else begin //buffer
ienbuf <= ien;
oenbuf <= oen;
end
end
always @ (posedge clk or negedge rst) begin
if(rst == 1'b0) begin //reset
wraddr <= {4{1'b0}};
rdaddr <= {4{1'b0}};
end
else begin
if(negedge_ien && full == false) begin //push
mem[wraddr] <= idat;
wraddr <= wraddr + 1'b1;
end
if(negedge_oen && empty == false) begin //pop
odatq <= mem[rdaddr];
rdaddr <= rdaddr + 1'b1;
end
end
end
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:49:46

module lowpass(
input clk,
input lin,
output lout
);
reg [3:0] lpbuf;
always @ (posedge clk) begin lpbuf <= {lpbuf[2:0],lin}; end
wire lin1 = & lpbuf;
wire lin0 = | lpbuf;
assign lout = (lin1 == 1'b1) ? 1'b1 : (lin0 == 1'b0) ? 1'b0 : lout;
endmodule

复制代码

skyxjh · 发表于 2013-6-22 21:51:10

用状态机写的代码，逻辑关系很清楚，就没有写注释。

skyxjh · 发表于 2013-6-22 22:01:00

为方便大家下载引用，打包工程代码如下，请不要用于商业用途，如用于出版或教程，请联系本人。

skyxjh · 发表于 2013-6-22 22:01:56

skyxjh · 发表于 2013-6-22 22:05:51

wsfry · 发表于 2013-6-24 17:18:34

skyxjh 发表于 2013-6-22 21:49

大侠你好：
编译之后我烧到开发板里面了，用电脑串口调试助手发送指令返回的值是乱码，这是怎么回事呀，求解中！谢谢！

wsfry · 发表于 2013-6-24 17:43:04

skyxjh 发表于 2013-6-22 22:01
为方便大家下载引用，打包工程代码如下，请不要用于商业用途，如用于出版或教程，请联系本人。

...

不好意思，我搞错了，没什么问题！我学习的第一个串口例子就是你这个，很经典，不像一些书上写的，冗余废话多，很感谢你分享这么好的代码！谢谢！

skyxjh · 发表于 2013-6-24 20:42:06

wsfry 发表于 2013-6-24 17:43
不好意思，我搞错了，没什么问题！我学习的第一个串口例子就是你这个，很经典，不像一些书上写的，冗余 ...

不用客气，大家共同学习，共同进步。

wsfry · 发表于 2013-6-25 09:15:02

skyxjh 发表于 2013-6-24 20:42
不用客气，大家共同学习，共同进步。

大侠好请问：你这个为什么没有采集的时候不是在中间位置采集吗？.divp(20_000_000/115_200), //fclk/baud，
不是应该divp(20_000_000/115_200/2);我这样设置后出现的是发送后返回值乱码?请问这是怎么回事？

skyxjh · 发表于 2013-6-25 12:42:11

wsfry 发表于 2013-6-25 09:15
大侠好请问：你这个为什么没有采集的时候不是在中间位置采集吗？.divp(20_000_000/115_200), //fclk/baud ...

计时到一半的时刻检测起始位，然后计时器清零，后面就是间隔1位时采样数据，刚好在数据的中点。

wsfry · 发表于 2013-6-25 14:37:55

skyxjh 发表于 2013-6-25 12:42
计时到一半的时刻检测起始位，然后计时器清零，后面就是间隔1位时采样数据，刚好在数据的中点。 ...

你写的程序好隐蔽呀，if(divcnt == divp[15:1]) begin 等价于if(divcnt == (divp[15:0]>>1'b1)) begin，相当于除了一个2，中间值采样！
找了半天才找到，这个程序比上次的那个要准确，上次的那个用串口调试助手自动发送，如果发送过快的话，偶尔会出现错误的代码，这次的这个就很准确，写法很经典，学习的很好的例子！黄金案例！

skyxjh · 发表于 2013-6-25 19:51:48

wsfry 发表于 2013-6-25 14:37
你写的程序好隐蔽呀，if(divcnt == divp[15:1]) begin 等价于if(divcnt == (divp[15:0]>>1'b1)) begin ...

第一个模块你是用的修改后的代码吗？不应该有出错的情况啊。

skyxjh · 发表于 2013-6-25 19:54:26

wsfry 发表于 2013-6-25 14:37
你写的程序好隐蔽呀，if(divcnt == divp[15:1]) begin 等价于if(divcnt == (divp[15:0]>>1'b1)) begin ...

这种是很常规的写法。

skyxjh · 发表于 2013-6-25 19:57:02

第一个模块运行时钟频率低，节能。后面的模块全速运行，响应速度快，适合高速串口通信。

fengye7251 · 发表于 2013-6-25 21:47:51

mark

wsfry · 发表于 2013-6-27 17:03:58

本帖最后由 wsfry 于 2013-6-27 17:16 编辑

skyxjh 发表于 2013-6-9 12:50
更正接收模块上电后丢失接收到的第1个字节数据的BUG。原因是检查结束位时实际该帧数据结束位的采样还没结束 ...

这样改了之后，仍然要丢失一个完整的字节，后面的数据才是对的！

skyxjh · 发表于 2013-6-28 00:15:46

wsfry 发表于 2013-6-27 17:03
这样改了之后，仍然要丢失一个完整的字节，后面的数据才是对的！

这个不是字节丢失，只有接收完一个字节，才能转发出去。如果不对字节检验，而是原始波形转发就没有意义了。

skyxjh · 发表于 2013-6-28 00:17:14

发送会比接收滞后一个字节时间。

wsfry · 发表于 2013-6-28 14:34:50

本帖最后由 wsfry 于 2013-6-28 19:07 编辑

我没有用你的发送模块，想看下接收模块的并口数据
发现在高阻态之后，有个0的数据接收，能解释下？
这算不算错误，如果是怎么清除？

skyxjh · 发表于 2013-6-28 23:36:38

本帖最后由 skyxjh 于 2013-6-28 23:41 编辑

wsfry 发表于 2013-6-28 14:34
我没有用你的发送模块，想看下接收模块的并口数据
发现在高阻态之后，有个0的数据接收，能解释下？
这算不 ...

是你仿真输入波形产生的问题吧。

wsfry · 发表于 2013-6-29 10:27:41

本帖最后由 wsfry 于 2013-6-29 15:12 编辑

skyxjh 发表于 2013-6-28 23:36
是你仿真输入波形产生的问题吧。

解决了，不是波形的问题，是我自己代码写的有问题，少了一个判断条件！
我想请教下，假如在传输数据中复位，比如一个8位的数据中间复位（没传完），是不是会出现错误了！

skyxjh · 发表于 2013-6-30 21:00:49

wsfry 发表于 2013-6-29 10:27
解决了，不是波形的问题，是我自己代码写的有问题，少了一个判断条件！
我想请教下，假如在传输数据中 ...

接收端会接收到一个错误的字节。

leo2012 · 发表于 2013-7-1 11:25:22

这个必须顶啊

wsfry · 发表于 2013-7-1 16:32:59

skyxjh 发表于 2013-6-30 21:00
接收端会接收到一个错误的字节。

请问为什么都是8位的数据连接会出现这种问题，连接FIFO模块的时候！
第二张图假如我把顶层文件rxdout(rxdout) txdin(rxdout)2个端口从txdin改为rxdout也出现了这种情况，请教下！

skyxjh · 发表于 2013-7-1 16:47:18

wsfry 发表于 2013-7-1 16:32
请问为什么都是8位的数据连接会出现这种问题，连接FIFO模块的时候！
第二张图假如我把顶层文件rxdout(rxd ...

没明白你说的是什么问题。

skyxjh · 发表于 2013-7-1 16:49:07

wsfry 发表于 2013-7-1 16:32
请问为什么都是8位的数据连接会出现这种问题，连接FIFO模块的时候！
第二张图假如我把顶层文件rxdout(rxd ...

是说显示7‘NC吗？是你的参数位宽设置成1位了吧。

wsfry · 发表于 2013-7-1 16:53:55

本帖最后由 wsfry 于 2013-7-1 19:05 编辑

skyxjh 发表于 2013-7-1 16:49
是说显示7‘NC吗？是你的参数位宽设置成1位了吧。

肯定设置的是8位啊，你看RTL图都显示了位宽的！

假如我把顶层文件rxdout(rxdout) txdin(rxdout)2个端口从txdin改为rxdout也出现了这种情况，请教下！
这是不是也反映了rxdout其实也没占满！

skyxjh · 发表于 2013-7-1 21:27:56

wsfry 发表于 2013-7-1 16:53
肯定设置的是8位啊，你看RTL图都显示了位宽的！

收发模块里设置的是8位，你顶层模块里没有设置成8位就会这样。

面向阳光 · 发表于 2013-7-2 21:04:36

注释真全

龙之舞者 · 发表于 2013-7-11 15:46:30

很好！讨论和分析都很好！

afei8856 · 发表于 2013-7-18 13:38:21

baudset #(.fsysclk(50_000_000),.baud(115_200)) baudset(.rst(rst),.sysclk(clk),.txclk(txclk),.rxclk(rxclk));

这个例化怎么理解？

skyxjh · 发表于 2013-7-20 22:29:20

afei8856 发表于 2013-7-18 13:38
baudset #(.fsysclk(50_000_000),.baud(115_200)) baudset(.rst(rst),.sysclk(clk),.txclk(txclk),.rxclk ...

#（.fsysclk(50_000_000),.baud(115_200)）是设置模块内用到的参数，系统时钟和波特率。

loyoan · 发表于 2013-7-21 10:00:58

谢谢分享~有空再好好看看

杨大侠 · 发表于 2013-7-22 19:23:07

好贴必顶，嘿嘿，学习学习

afei8856 · 发表于 2013-7-24 13:57:53

我尝试修改过奇偶校验设置，发现只有才无奇偶校验时接收是正确的，在其他情况下出现数接收错误，不知道怎么个情况？

skyxjh · 发表于 2013-7-24 20:47:13

afei8856 发表于 2013-7-24 13:57
我尝试修改过奇偶校验设置，发现只有才无奇偶校验时接收是正确的，在其他情况下出现数接收错误，不知道怎么 ...

你是怎么设置的？怎么测试的？

minier · 发表于 2013-7-24 22:01:27

有收获，顶一个

wsfry · 发表于 2013-7-25 08:34:30

skyxjh 发表于 2013-6-6 19:37
你这种采样方式，如果信号的边沿很平缓的话，岂不是采样到全0的概率很大。 ...

你好：最近遇到一个问题百思不得其解，请教你一下：
别人做好的一个工程，我自己在重新建立一个和别人一模一样的工程（是VHDL的工程，这个是以原理图的形式做的），但是两个工程编译出来的效果不一样，我用比较软件看了一下生成的.POF文件，发现两个文件的.POF文件不一样，请问这是怎么回事，
并且我的编译出来的警告都是一模一样的，请问是不是VHDL的建立工程有很多设置的地方？谢谢！

skyxjh · 发表于 2013-7-25 13:17:18

wsfry 发表于 2013-7-25 08:34
你好：最近遇到一个问题百思不得其解，请教你一下：
别人做好的一个工程，我自己在重新建立一个和 ...

同一个工程，设置不一样，编译出来的结果不一样很正常。甚至同样的设置两次编译的结果都有可能不一样。

ericw2012 · 发表于 2013-7-25 14:56:12

这个资料要收藏

门前榕树Z · 发表于 2013-8-13 16:12:20

。。。学习啦

kongethan · 发表于 2013-8-15 15:43:24

太给力了

Feco · 发表于 2013-8-15 16:02:02

好东西，有时间拜读一下

skyxjh · 发表于 2013-9-20 13:15:32

好久没关注了，都加精华了，谢谢版主。

kongethan · 发表于 2013-9-22 10:49:28

这个牛啊

rantingting · 发表于 2013-9-22 11:35:30

LZ很认真，顶

活力的小冰 · 发表于 2013-9-22 19:22:24

学习了，谢谢楼主分享。

user_hzp · 发表于 2013-9-23 16:50:59

这个注释真的很给力

chengsong · 发表于 2013-9-23 17:35:45

留下足迹，日后瞻仰学习。

wzavr · 发表于 2013-9-23 17:52:08

mark下这么好的学习资料，感谢

guo407214944 · 发表于 2013-10-9 16:40:24

学习了，很不错。

orange-208 · 发表于 2013-12-19 21:52:08

顶一个！

yuntian · 发表于 2013-12-19 22:54:44

好帖要顶

orange-208 · 发表于 2013-12-21 17:34:35

skyxjh 发表于 2013-6-15 19:40
FIFO及测试代码如下，请不要用于商用，如果用于出版或教程之类，请联系本人。
...

问一下，你发的第二套uart中的fifo是怎么插进去的？

skyxjh · 发表于 2013-12-21 20:56:50

orange-208 发表于 2013-12-21 17:34
问一下，你发的第二套uart中的fifo是怎么插进去的？

fifo8x15 txfifo(
.rst(rst),
.clk(clk),
.ien(txen),
.oen(rdfifo),
.idat(dat),
.odat(txdat),
.full(txfull),
.empty(txempty)
);

复制代码

fifo8x15 rxfifo(
.rst(rst),
.clk(clk),
.ien(ien),
.oen(rdrxd),
.idat(rxdat),
.odat(dat),
.full(rxfull),
.empty(rxempty)
);

复制代码

这两个FIFO实例化就是。

orange-208 · 发表于 2013-12-21 21:31:17

skyxjh 发表于 2013-12-21 20:56
这两个FIFO实例化就是。

这个是第三套uart的模块，第二套uart的fifo中，有iclk，oclk。

skyxjh · 发表于 2013-12-21 21:56:10

一样的用啊。

lgzskywolf · 发表于 2013-12-24 09:09:41

认认真真拜读完这组帖子，受益匪浅啊。这里远比混乱的现实世界美好。

22seu_08 · 发表于 2013-12-29 08:34:05

你好，学习你的帖子，受益很多，现在有两个问题想向你请教，请不吝赐教，谢谢！
我用xlinx ISE，但是对于bandset.v综合始终不能通过；
主要在两个地方：
（1）function [N-1:0] fixv2; //位宽调整
      input [31:0]value;
      fixv2 = value;
endfunction
（2）function [5:0]wordsize; //计算位宽
      input [31:0]value;
      wordsize = 6'd1;
   while((32'b1 << (wordsize - 6'd1)) < value) wordsize = wordsize + 6'd1;
endfunction

skyxjh · 发表于 2013-12-29 14:24:34

22seu_08 发表于 2013-12-29 08:34
你好，学习你的帖子，受益很多，现在有两个问题想向你请教，请不吝赐教，谢谢！
我用xlinx ISE，但是对于ba ...

有什么提示？

22seu_08 · 发表于 2013-12-30 08:59:41

对于（1），ISE报错：ERROR:HDLCompilers:26 - "baudset.v" line 29 expecting 'endfunction', found 'while'
ERROR:HDLCompilers:26 - "baudset.v" line 29 expecting 'endmodule', found '('
然后，我把wordsize = hi;给屏蔽，报错取消，但是（2）出错了:
ERROR:HDLCompilers:181 - "baudset.v" line 38 Illegal reference to parameter 'N' in parameter expression
ERROR:HDLCompilers:181 - "baudset.v" line 38 Illegal reference to parameter 'N' in parameter expression

谢谢

skyxjh · 发表于 2013-12-30 13:12:33

22seu_08 发表于 2013-12-30 08:59
对于（1），ISE报错：ERROR:HDLCompilers:26 - "baudset.v" line 29 expecting 'endfunction', found 'whil ...

应该是少了一个“）”，你好好检查一下。

rayman_ppx · 发表于 2013-12-30 14:36:08

mark,mark, 支持

22seu_08 · 发表于 2013-12-30 19:37:20

while((32'b1 << (wordsize - 6'd1)) < value) wordsize = wordsize + 6'd1;
你好！这句中的确没有少")"，就是while() 语句；
请问，哪里出问题了，谢谢

skyxjh · 发表于 2013-12-30 19:49:55

22seu_08 发表于 2013-12-30 19:37
while((32'b1

我用QUARTUSII综合都是没问题的，不知道是不是ISE的问题。

cxhy · 发表于 2013-12-30 19:58:29

支持

muok@sohu.com · 发表于 2013-12-30 22:54:26

UART是简单的东西。opencore上有很多开源代码

sakulaka · 发表于 2013-12-31 20:31:35

谢谢楼主细心的注解，作为初学者很是受用。赞一个

skyxjh · 发表于 2014-1-1 20:24:35

sakulaka 发表于 2013-12-31 20:31
谢谢楼主细心的注解，作为初学者很是受用。赞一个

甭客气，写代码注释很重要，这样日后维护代码就方便了。

xmu234 · 发表于 2014-1-7 10:10:18

好好研读下~

thought224 · 发表于 2014-1-8 11:24:00

支持，支持这种实用的适合初学者的！

kobe1217241530 · 发表于 2014-1-10 08:04:11

楼主好牛！

xjtyOnly51 · 发表于 2014-1-10 09:05:06

mark

oceanheart · 发表于 2014-1-10 09:46:00

也来献丑传一个自认为比较方便的带波特率设置的发送程序,思维比较新颖

大概原理就是利用移位,这里是重点 parameter BAUD_INC = ((BAUD<<(BAUD_WIDTH-4))+(CLK>>5))/(CLK>>4),//定义波特率增长进位处理

大概推导过程为比如我们使用2M的时钟,要产生115200的波特率那么有  2_000_000/115200≈1024/59 这个59怎么来的呢就是这样凑出来的  然后就可以得到
INC=Baud<<Width/Clk

//`default_nettype none
`timescale 1ns/1ns

module USART_TXD
#
(
parameter BAUD = 115200,    //定义波特率
parameter TXD_BIT=10,       //数据宽度 1起始位 8数据位 1停止位
parameter CLK = 100_000_000, // 定义时钟100MHz
parameter BAUD_WIDTH = 16, //定义宽度,保持16位就可以了
parameter BAUD_INC = ((BAUD<<(BAUD_WIDTH-4))+(CLK>>5))/(CLK>>4),//定义波特率增长进位处理

parameter STA_IDLE=1'b0,
parameter STA_TXD=1'b1
)
(
input i_usart_clk, //输入时钟 100m
input[7:0]i_txd_data,//输入数据
input i_txd_req,    //请求开始

output o_txd_data, //txd数据输出
output o_txd_ack    //请求应答
)/*synthesis, probe_port,keep */;

reg[3:0]r_txd_cnt; //发送位数计数器
reg r_state=STA_IDLE;//状态机
reg[TXD_BIT-1:0]r_in_data;//1起始位 8数据位 1停止位,共10位
reg r_txd_ack;
reg r_txd_data;
reg r_data_latch;

//波特率处理
reg [BAUD_WIDTH:0] r_baud=0;          //波特率产生寄存器
wire w_baud_tick=r_baud[BAUD_WIDTH]; //波特率时间到达标志
//波特率基准产生
always @(posedge i_usart_clk)
begin
if(r_state)r_baud <= r_baud[BAUD_WIDTH-1:0]+BAUD_INC[BAUD_WIDTH:0];
else r_baud[BAUD_WIDTH]<=1;//txd_req一产生就发送起始位,不需要等待w_baud_tick
end

//输入数据锁存
always@(posedge i_usart_clk)
begin
if((r_state==STA_IDLE)&&(i_txd_req))
begin
   r_in_data<={1'b1,i_txd_data,1'b0};
   r_data_latch<=1;
end
else
   r_data_latch<=0;
end

//状态转换
always@(posedge i_usart_clk)
begin
case(r_state)
   STA_IDLE:if((r_state==STA_IDLE)&&(i_txd_req))r_state<=STA_TXD;//状态转换
   STA_TXD:if(w_baud_tick&&(r_txd_cnt>=TXD_BIT))r_state<=STA_IDLE;
   default:r_state<=STA_IDLE;
endcase
end

//输出处理
always@(posedge i_usart_clk)
begin
if(r_state==STA_TXD)
begin
   r_txd_ack<=1'b1;
   if(w_baud_tick)
   begin
      r_txd_cnt<=r_txd_cnt+1'b1;
      r_txd_data<=r_in_data[r_txd_cnt];
   end
end
else
begin
   r_txd_data<=1'b1;
   r_txd_cnt<=4'd0;
   r_txd_ack<=1'b0;
end
end

assign o_txd_data=r_txd_data;
assign o_txd_ack=r_txd_ack|i_txd_req|r_data_latch;

endmodule

luohao00 · 发表于 2014-1-10 10:07:16

可以看得出来楼主的经验非常丰富。乐于见到这样的讨论，作为初学者，可以从

中学到很多东西。

jlian168 · 发表于 2014-1-10 11:51:57

好帖要顶

cy_ygs · 发表于 2014-1-18 17:11:45

好贴，学习。。。。

alcohol · 发表于 2014-1-18 23:02:22

楼主和网友的讨论让我明白了细节处理需要注意的地方，而不是代码本身，感谢诸位的辛苦付出，谢谢。

skyxjh · 发表于 2014-1-19 14:25:57

感谢大家对本贴的肯定，也希望大家多提宝贵意见。

浮云残雪 · 发表于 2014-1-19 17:11:42

相当给力啊。我自己写了个带FIFO的UART，刚看了下，要137个LE啊。

开源Verilog HDL原创UART模块

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