CPLD如何实现频率相加？

qiang6091 · 发表于 2014-2-18 14:19:42

最近再测试手上一个比较成熟产品的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k=7.507324MHZ 的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！

Amy_Fang · 发表于 2014-2-18 16:21:34

这个很难实现吧，这么高精度的，主振频率应该远远大于60M

qiang6091 · 发表于 2014-2-18 16:29:00

是的，楼上说的正是我想的。这么高精度的频率，60M很难实现。7.324kHZ是一个低频输入到CPLD，然后CPLD输出7.5MHZ和7.50732MHZ到混频器混频后输出中频7.324kHZ来实现测量的。

Amy_Fang · 发表于 2014-2-18 16:37:37

用内置PLL的FPGA能实现你的要求吧
PS：各路大侠请帮忙盖楼啊，求正解

qiang6091 · 发表于 2014-2-18 16:50:55

我在google上搜索了一下，有人也遇到过这样的问题，用FPGA或DDS都能输出这种频率差很小的波形，比如7M与7.001M。
但是这个板子上只用一个CPLD就实现了。真是费解。

snkaka · 发表于 2014-2-18 16:51:05

不懂帮顶，利用60M时钟通过计数产生7.507324MHZ，肯定不准，但用7.324khz对60M进行校准，不知道是否可以

qiang6091 · 发表于 2014-2-18 16:53:39

楼上的想法很独特，不知怎么实现？
据我了解数字锁相环就是利用输入7.324MHZ来校准7.507324MHZ，但是主振频率应该远大于60M可行。可能我对数字锁相环了解的还不够深入。

snkaka · 发表于 2014-2-18 16:57:44

qiang6091 发表于 2014-2-18 16:53
楼上的想法很独特，不知怎么实现？
据我了解数字锁相环就是利用输入7.324MHZ来校准7.507324MHZ，但是主振频 ...

具体我没研究过，是不是这样的，比方低频7.324kHZ信号做为基准源，来校准60m，在一个7.324kHZ周期
内记录60m（或者60m的几分频）周期个数，可以算出60m的误差，然后对60m进行校准。。。。
嘿嘿，我猜的哈。。。

qiang6091 · 发表于 2014-2-18 17:04:02

60MHZ是主振频率，数字锁相环中提到可以在主频中增加脉冲来改变频率或相位，达到频率微调的目的。

qiang6091 · 发表于 2014-2-18 17:13:42

我这里有两篇论文可以帮助大家分析。
论文写的很详细，可以实现对低频信号的高精度锁相。

winster321 · 发表于 2014-2-18 22:10:18

输入输出波形细节?实现任意输入频率与7.5M相加?

qiang6091 · 发表于 2014-2-19 09:28:36

winster321 发表于 2014-2-18 22:10
输入输出波形细节?实现任意输入频率与7.5M相加?

输入波形就是7.324k的方波，输出波形是7.507324MHZ的方波。

flyfox8 · 发表于 2014-4-19 15:19:24

希望有后续进展，持续关注！

dellric · 发表于 2014-4-20 17:35:12

module cmos_clked
(
PCLK,
FQWORD,
FOUT
);
input PCLK;
input [23:0] FQWORD;
reg [23:0] cnt;
output reg FOUT;

always @( posedge PCLK ) begin
cnt <= cnt + FQWORD;
FOUT <= cnt[23];
end
endmodule

FQWORD 输入参数为 FW = 16777216 * f/F;
F = 60000000;
f = 你希望输出的频率;

合体后代 · 发表于 2014-4-20 18:06:03

是不是有可能是数字混频混的呢

DOER · 发表于 2014-4-20 18:15:56

做一次乘法运算即可

Jach · 发表于 2014-4-21 18:52:52

dellric 发表于 2014-4-20 17:35
module cmos_clked
(
PCLK,

呵呵, 好樣的!

linjpxt · 发表于 2014-4-21 20:13:53

输入的频率是确定的么？那还为什么要有它，直接输出一个7.5xxxx就好了

linjpxt · 发表于 2014-4-21 20:19:12

另外，频率是不可以直接相加的，dds不是一个恒定的频率，而是几个抖动着的频率的平均表现

jihua9030 · 发表于 2020-11-27 06:25:36

"在CPLD中将主时钟8分频后与这个输入信号频率相加后输出",知道这个就可以了呀，60MHZ/8=7.5MHZ, 60MHZ/8192=7.32421875KHZ,7.32421875KHZ*8=58.59375KHZ, 60MH异或58.59375KHZ=60.05859375MHZ，60.05859375MHZ/8=7.507324.21875MHZ

ilan2003 · 发表于 2020-11-27 08:51:46

dellric 发表于 2014-4-20 17:35
module cmos_clked
(
PCLK,

这个有点类似于DDS

wx85105157 · 发表于 2020-11-29 19:35:43

jihua9030 发表于 2020-11-27 06:25
"在CPLD中将主时钟8分频后与这个输入信号频率相加后输出",知道这个就可以了呀，60MHZ/8=7.5MHZ, 60MHZ/8192 ...

怎么获得到低频时钟的八倍？

wx85105157 · 发表于 2020-11-29 19:36:10

dellric 发表于 2014-4-20 17:35
module cmos_clked
(
PCLK,

他另一个输入时钟，如果需要可变的呢？

wx85105157 · 发表于 2020-11-29 20:55:08

这样可以实现输入的低速时钟变化的时候也能做到高速时钟+低速的效果。

ndk · 发表于 2020-11-29 21:29:06

标记一下，用时好找

wx85105157 · 发表于 2020-11-30 14:24:12

dellric 发表于 2014-4-20 17:35
module cmos_clked
(
PCLK,

这个是dds的实现的思路把？貌似有点点很小的误差？要减小就要拔高计数器的位数。
而且输入低频要是变化了不会跟上。

wx85105157 · 发表于 2020-11-30 14:49:57

jihua9030 发表于 2020-11-27 06:25
"在CPLD中将主时钟8分频后与这个输入信号频率相加后输出",知道这个就可以了呀，60MHZ/8=7.5MHZ, 60MHZ/8192 ...

你个方法相当于在60M每8个时钟输出一个脉冲，然后在低频7.324k周期内等间隔的8次抽脉冲，每次抽掉一个脉冲，也就是7个60M的时钟，就输出。这样提高输出时钟的频率实现7.5M+7.324k的效果。

这样你输出的时钟是默认情况下高电平4个60M的脉冲，低电平4个60M的脉冲。
抽掉的时钟是高电平3个60M的脉冲，低电平4个60M的脉冲，8次一共抽掉8个时钟。

我的方法是先对7.324k的边沿倍频下，在每个边沿分别抽掉1，3个时钟，或者2，2的时钟，2次也是累计抽掉8个时钟。
这样有两个连续的脉冲式这样组成的3H3L=6，2H4L=6，或者4H3L=7 3H2L=5这样实现。

比你的效果差的多。但是我这个可以适应低频频率变化也能工作。

wx85105157 · 发表于 2020-11-30 15:29:26

还是这样上升沿触发后连续抽8次，每次抽一个脉冲，这样对后面的电路友好一些。

wx85105157 · 发表于 2020-11-30 15:31:14

加大一下cnt计数器的位宽，就可以延迟一段时间抽一个脉冲，还是抽8次

wx85105157 · 发表于 2020-11-30 17:14:15

才发现这个是6年前的老帖子。。。

huangqi412 · 发表于 2020-12-6 09:17:48

60M，出7.5M频率方波，是频率计还是示波器看的哦， DDS是可以出，出来是宏观上准确，微观上抖动的。

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