【原创】ARM Cortex-M4和Cortex-M0+中断优先级及嵌套抢占问题

FSL_FAE_JiCheng

        坐在上海回北京的高铁上，漫长的旅途着实让人感到无聊（没买到直达的高铁，只能慢悠悠的走一站停一站，晕，都高铁时代了，竟然还这样，想起了大学放假回家站十几个小时绿皮车的时光啊，哈哈），遂有点“写心萌动”，不由感叹——“春”天真是来了，春为啥加引号捏，我相信大家都懂的，哈哈。这样也好，俺又可以慢悠悠的写作抒情了，走着。。。
        其实都搞了这么长时间的ARM开发，关于其至关重要的中断优先级问题我早就想跟大家伙分享分享了，可惜一方面想真正的讲清楚这个问题估计又得大费周章和墨水，另一方面自己越来越忙进一步导致写文章倒是越来越懒了，呵呵。所以趁着坐高铁无聊赶紧撸胳膊抹袖子整吧，不然把这么重要的内容放在自己脑子里封存落灰实在是颇为浪费呀，哈哈。那就不多扯淡了，再多扯火车到站了就尴尬了，咳咳。。。
        对于中断优先级配置的需求实际上主要体现在系统存在多个可能的中断源情况下，这时为了保证代码的可靠执行，我们不得不考虑很现实的两个问题，一个是如果两个以上中断同时发生，pending请求到CPU，CPU决策该先进哪一个相应的中断服务Routine，第二个问题是CPU当前已经在响应某个中断服务，此时来了另一个中断请求，是否允许其打断当前中断服务转而响应新的中断请求即我们常说的中断嵌套问题，不要告诉我没考虑过哈（如果真是这样，我只能不客气的说，这样搞单片机是不负责任的，很可能给项目带来潜在的风险bug），那样的话俺也白写了，呵呵。那正题来了，对现在红红火火的ARM Cortex-M4和M0+两个核来说，他们是如何解决这两个问题的呢，因为这两个核在中断优先级管理上略有些区别（虽然都是NVIC和SCB两个寄存器来管理），所以下面我分开来说，另外由于中断优先级管理属于内核问题，所以这方面的信息你不会在各大半导体厂家的官方手册中找到，我们只能追根溯源直接到内核的老家ARM官网去找，建议大家有兴趣的到ARM官网把M4和M0+的内核手册下载下来简单瞅瞅，可能会有意想不到的收获哦，呵呵：
ARM Cortex-M0+中断优先级和嵌套
        无论是M0+或者是M4内核，实际上他们两个的中断优先级都是由NVIC和SCB两个寄存器来管理的，在这里我默认大家都知道ARM的中断源分为内核中断和IRQ中断了哈（我怕再细讲下去又没完了，呵呵），而对IRQ的中断管理是由NVIC来主导的，内核的中断管理则是由SCB来主导的，我们先讲IRQ中断的优先级问题（关于中断使能和禁能不在本篇讨论范围内），打开M0+的内核手册找到NVIC_IPR寄存器（Interrupt Priority Registers）如下图所示：

        注意观察我高亮标注的几块，从这几块中可以抽象出核心的几个问题，第一个是NVICIPR一共有8个寄存器，而每个寄存器管理4个IRQ中断，乘法口诀算一下，我们就明白了为啥M0+的IRQ中断源最多只支持32个了，再加上16个内核中断，加法口诀再算一下，也就是说M0+最多就是48个中断源，所以M0+算是比较好搞的了，一会儿讲M4就该头疼了，呵呵；第二个问题是优先级寄存器里面的配置值越低表明相应的中断优先级越高；第三个问题是每个PRIxx的8位中只有最高两位[7:6]有效，也就是说实际上M0+的优先级只有四个即0，1，2，3，4，其中0的优先级是最高的；第四个问题，为啥我放到最后说呢，因为这是比较容易忽略的问题，即word-accessible，也就是说这几个寄存器都只能按字操作，切记不要为了显示我们的编程技巧而使用指向字节的指针只对某个单独中断的优先级进行配置。至于嵌套的问题，对M0+是比较简单的，即只要相应中断的优先级比较高即可随时抢占比它优先级低的中断服务。至于内核中断，其中断优先级则由SCB模块的SCB_SHPR寄存器来管理如下图所示，实际上我们平时常用的就是systemtick中断，其优先级配置同NVIC，这里就不赘述了。另外，我这里提一下，即如果我们不对优先级进行配置的话，则默认相应中断源的向量号越低其优先级越高，不过如前面我提到的，我是强烈建议在多中断的情况最好把每个用到的中断优先级都根据实际需求进行相应配置，避免潜在的风险。

ARM Cortex-M4中断优先级和嵌套
        我前面提到一句，M4虽然指令集是向下兼容M0+的，但是在中断优先级管理上是有区别的，由于M4的中断源比较多（最多允许256），所以其对中断优先级管理是略有些复杂的，不过一定要仔细看下去，因为我们平时会比较常用到，但是我敢肯定不是所有人的用法是正确的，为啥？待我下面继续分解（放心，还没完呢，呵呵），先继续上图：

        继续找上图亮点，一个是M4最高支持16+4*60=256个中断源，第二个这60个寄存器是可以按字节操作的（我们可以继续的装逼用指针了，哈哈），第三个跟M0+一样即值越小优先级越高，最后则是最大的区别，即每个寄出去你的8位数据都是可以定义其中断优先级了，说到这里，a question is raised，那是不是意味着M4的优先级最高可以256个级别呢。我只能说，大家想多了，呵呵，继续看下图吧，可见PRIGROUP定义了这8位数据到底该怎么用了，这里出现了两个新名词，即Group Priority和Subpriority，至于这两个优先级是什么意思那大家继续看图2，大家先仔细理解理解，我喝口水先。。。Ok，继续回来，从下面两张图可以看到在M4内核中，其对中断优先级管理是分了两个部分，一个是组优先级一个是子优先级，即组优先级是管理抢占优先级的（即是否能嵌套，所以下面均以抢占优先级来表示），即高的抢占优先级中断（数值低）可以抢占低的抢占优先级（数值高）中断的，而如果抢占优先级是一样的，即使子优先级比正在执行的中断的子优先级高也是不能抢占的，那又有同志们要问问题了，那子优先级有啥用？呵呵，正如图2所说，在抢占优先级一致的情况下，多个中断请求同时发生，这样的情况下子优先级高的可以先执行的，而子优先级低的则只能暂时pending等着了，呵呵。而回到PRIGROUP的作用是用来配置NVIC的8位数据域是如何分配给抢占优先级和子优先级的，而一般情况下，最好是各留4位给这二位大爷和小爷了，即每位爷最多可配16个优先级，而PRIGROUP是从哪来的呢，呵呵，实际上它是SCB_AIRCR寄存器的其中3位如图3所示。



        呼。。。终于搞完了，总算把这个问题给写出来了，我脑袋里可以腾出点地方给其他问题了，哈哈。另外实际上我上面写了这么多理论的东西，但是ARM早已在CMSIS库里的头文件中把这部分函数API给出来了(core_cm4.h和core_cm0plus.h)，而我之所以不闲麻烦的还是把这个写出来，还是我这个知其然也要知其所以然的思想在作怪了。不过最后，我还是给出M0+和M4的中断优先级配置的两个配置供广大博友参考吧，然后其他就不多聊了，未完待续：
M0+

NVIC_SetPriority(PORTA_IRQn, 1);

NVIC_SetPriority(PORTB_IRQn, 2);

M4+

NVIC_SetPriorityGrouping(0x03);

NVIC_SetPriority(PORTA_IRQn, NVIC_EncodePriority(0x03,1, 2));

NVIC_SetPriority(PORTB_IRQn, NVIC_EncodePriority(0x03, 2, 2));

zhcj66

mark拿板凳过来看看，这方面做程序必须考虑的

正好五个字

Mark，先收好~留用

huangqi412

说太长了 就几句话 就是中断属于arm内核提供标准 但是具体取舍实现由厂家决定 分成内核中断和外设中断 每个可设置抢先优先级和响应优先级 可设置分配模式决定分成多少抢先和响应级别 具体安排请查阅具体芯片手册或固件库 over.  附： 开始被那个group翻译叫什么组比较坑人 组在汉语里是多个并存的 应该叫模式或配置 模式和配置是任何时候只能选其一  狗屁的照字翻译

huangqi412

抱歉 记错了。

FSL_FAE_JiCheng

huangqi412 发表于 2016-3-27 11:59
说太长了 就几句话 就是中断属于arm内核提供标准 但是具体取舍实现由厂家决定 分成内核中断和外设中断 每 ...

第一，注意你的措辞，交流技术可以，组优先级的释义来自于《Cortex-M3权威指南》译注如下图，虽然的确是翻译成抢占优先级更容易理解，这点上我会在原文中修改成抢占优先级；第二，我在文中提到上述手册图片均来自于ARM官方手册，跟任何一家半导体厂家都没有关系，至于你说的ST的中断优先级每个中断由一个32位寄存器来管理，等你有电脑了查好了再来评论；第三，我的本意是技术分享和探讨，如果如你所说简单几句话概况然后具体查手册和所谓的固件库，那叫什么分享？