搜索
bottom↓
回复: 12

一般 做FPGA设计,都不做做时序仿真吧?

[复制链接]

出0入0汤圆

发表于 2016-6-21 11:03:11 | 显示全部楼层 |阅读模式
一般 做FPGA设计,都不做做时序仿真吧,而是用quartus或ise自带的工具来 调整时序 ?
只有做芯片的 才做时序仿真吧 ?

阿莫论坛20周年了!感谢大家的支持与爱护!!

一只鸟敢站在脆弱的枝条上歇脚,它依仗的不是枝条不会断,而是自己有翅膀,会飞。

出0入0汤圆

发表于 2016-6-21 11:27:49 | 显示全部楼层
一般都做,没看到没做时序分析的

出0入0汤圆

发表于 2016-6-21 11:31:34 | 显示全部楼层
不仿真,用外部逻辑分析仪或是chipscope,后者采样少

出0入0汤圆

发表于 2016-6-21 11:56:20 | 显示全部楼层
我只有 50M 以下有没做过的时候,不做是不正常的

出0入0汤圆

发表于 2016-6-21 12:13:12 | 显示全部楼层
时序仿真   是指的“后仿”吧。。。不知道别人做不做,我是不做,但是时序约束时序分析一定会做的。做了约束之后,fitter工具会自动调整,尽量满足约束的时序。

出0入0汤圆

发表于 2016-6-21 12:27:23 | 显示全部楼层
不做仿真你怎么调试啊,找个bug不要累死人啊,我一般都是加激励信号看输出波形,带外设的用chipscope,仿真很方便,比逻辑分析仪强大多了,做到ps级都不是问题。

出0入0汤圆

发表于 2016-6-21 12:46:48 | 显示全部楼层
前方要做
后仿FPGA一般没人做,ASIC前仿后仿都要做

出0入0汤圆

发表于 2016-6-21 13:03:05 来自手机 | 显示全部楼层
仿真是必须做的,除非你只做个分频器之类简单的东西。仿真必须做综合前仿真(即数学仿真),综合后仿真和布局布线仿真,各有各的用处缺一不可,要想做出好的fpga程序这三遍仿真是省不了的。

出0入0汤圆

发表于 2016-6-21 17:25:51 | 显示全部楼层
不做,有问题用片内逻辑分析仪抓下。

出0入0汤圆

 楼主| 发表于 2016-6-21 18:39:11 | 显示全部楼层
mydreamhouse 发表于 2016-6-21 11:27
一般都做,没看到没做时序分析的

我是说 不通过 时序仿真来 做时序分析
但是会通过  时序工具 来做静态时序 验证

出0入0汤圆

发表于 2016-7-8 10:32:02 | 显示全部楼层
不做的  只是抓下波形

出0入0汤圆

发表于 2016-7-8 13:12:04 | 显示全部楼层
低频的时候没必要做,频率上了100M后肯定要做的,不然各种莫名其妙的问题

出0入0汤圆

发表于 2016-7-8 22:59:58 | 显示全部楼层
时序是设计出来的,而且约束很重要,约束好了的FPGA代码不会出现莫名其妙的问题,一致性一般比较高
回帖提示: 反政府言论将被立即封锁ID 在按“提交”前,请自问一下:我这样表达会给举报吗,会给自己惹麻烦吗? 另外:尽量不要使用Mark、顶等没有意义的回复。不得大量使用大字体和彩色字。【本论坛不允许直接上传手机拍摄图片,浪费大家下载带宽和论坛服务器空间,请压缩后(图片小于1兆)才上传。压缩方法可以在微信里面发给自己(不要勾选“原图),然后下载,就能得到压缩后的图片】。另外,手机版只能上传图片,要上传附件需要切换到电脑版(不需要使用电脑,手机上切换到电脑版就行,页面底部)。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

手机版|Archiver|amobbs.com 阿莫电子技术论坛 ( 粤ICP备2022115958号, 版权所有:东莞阿莫电子贸易商行 创办于2004年 (公安交互式论坛备案:44190002001997 ) )

GMT+8, 2024-3-29 17:19

© Since 2004 www.amobbs.com, 原www.ourdev.cn, 原www.ouravr.com

快速回复 返回顶部 返回列表