VHDL语言是否区分阻塞赋值和非阻塞赋值？

atom100 · 发表于 2016-7-29 08:42:24

请教 VHDL语言是否区分阻塞赋值和非阻塞赋值？

7802848 · 发表于 2016-7-29 10:41:01

看错了，不该回答撸主的问题

atom100 · 发表于 2016-7-29 11:15:08

7802848 发表于 2016-7-29 10:41
看错了，不该回答撸主的问题

太基础了吗？
一直用verilog，没咋用过vhdl，正看呢，
只是想明白的更快点

atom100 · 发表于 2016-7-29 11:18:35

本帖最后由 atom100 于 2016-7-29 11:37 编辑

iam514 发表于 2016-7-29 10:55
当然区分了。

是用variable和signal两种不同类型的定义来表达verilog中的阻塞和非阻塞赋值吗？一直用verilog
没整过vhdl，马上要用，快速给个答案呗谢谢

atom100 · 发表于 2016-7-29 11:28:19

iam514 发表于 2016-7-29 10:55
当然区分了。

图中说法错了吗？

atom100 · 发表于 2016-7-29 11:38:25

VHDL是用variable和signal两种不同类型的定义来表达verilog中的阻塞和非阻塞赋值吗？

bulejeans · 发表于 2016-7-29 12:08:05

其实这个东西是同个概念,不同形式而已; VHDL 中有信号和变量的区别

qinxg · 发表于 2016-7-29 16:27:26

没有. 电路里本质上都是并行的. VHDL里的信号和变量没有本质区别. 初学者先不要用变量, 全程用信号即可. 等熟练了, 可以用变量当作局部信号

NJ8888 · 发表于 2016-7-29 16:36:54

据我所知没有，立即生效时是变量一般用于简化后面表达式，综合实现是连线

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