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`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date: 2017/01/07 16:20:39
// Design Name:
// Module Name: led
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
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module led(
input sys_clk,
input rst,
output reg [3:0] led
);
reg [32:0] timer_cnt;
always@(posedge sys_clk)
if(rst)
led<=4'b1000; //初始化定义一个亮着的LED灯
always@(posedge sys_clk)
begin
if (timer_cnt >= 32'd49_999_999)//开収板使用的晶振为 50MHz,1 秒计数
begin
if(led==4'b0001)//当滚到尽头,回到左侧起始端
led<=4'b1000;
else
led<={led[0],led[3:1]};//右移,用并置符实现
timer_cnt <= timer_cnt + 32'd1;//计数器加 1
end
end
endmodule
编译成功,但是我的4LED一直亮着,准确的说是前三个灯一直亮着,没有产生流水效果。刚学FPGA,希望有老哥可以解惑 |
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月入3000的是反美的。收入3万是亲美的。收入30万是移民美国的。收入300万是取得绿卡后回国,教唆那些3000来反美的!
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