FPGA 高频波形悬浮

kingboy1000 · 发表于 2017-3-28 20:06:00

FPGA 输出 400MHz的 TTL的时候
因该是 0V~3.3V ，但是示波器观察波形失真并且电压摆幅（VPP）只有3V~3.3V
现象是输出频率越高输出的波形电压摆幅越小并且都靠近VCC 电压。
大家应该都遇到过吧？接收端无法判断高低电平误认为都是高电平

应该怎么解决？

目前是双面PCB 改4层添加地平面能解决吗？还是有别的高招？

BFXY5433 · 发表于 2017-3-28 20:12:25

你确定你的示波器能支持这个频率吗
你确定你的示波器探头能兼容这个频率的阻抗吗

wye11083 · 发表于 2017-3-28 20:20:25

同上，示波器太垃圾；再说，3.3V LVTTL输出400MHz，我看悬。200M以上就要用差分了。

kingboy1000 · 发表于 2017-3-29 19:40:14

谢谢提醒

huangqi412 · 发表于 2017-3-29 20:28:11

什么档次板子配什么级别示波器先看看示波器跟板子般配不

study_hardware · 发表于 2017-3-29 20:39:58

被滤波了呗

zxq6 · 发表于 2017-3-30 09:37:37

我用1g带宽看过fpga的io输出500M的波形，不存在悬浮的。

kingboy1000 · 发表于 2017-3-31 00:42:07

zxq6 发表于 2017-3-30 09:37
我用1g带宽看过fpga的io输出500M的波形，不存在悬浮的。

怎么做到的？

zxq6 · 发表于 2017-3-31 08:59:11

kingboy1000 发表于 2017-3-31 00:42
怎么做到的？

什么怎么做到的？
就是示波器上电，fpga设置一个pll输出，然后把示波器探头接到io上，就可以看波形了。
就这样做到的。

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