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PIC的MCU弱上拉和休眠时的功耗成正比吗

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出0入0汤圆

发表于 2017-7-13 11:32:52 | 显示全部楼层 |阅读模式
PIC的MCU如果在休眠的时候是不是开的弱上拉越多,休眠时的功耗越大啊,谢谢!

阿莫论坛20周年了!感谢大家的支持与爱护!!

一只鸟敢站在脆弱的枝条上歇脚,它依仗的不是枝条不会断,而是自己有翅膀,会飞。

出0入0汤圆

发表于 2017-7-13 11:47:36 | 显示全部楼层
弱上拉跟功耗唯一能扯上关系的就是-----你的IO设置为弱上拉了,且此IO对地已经形成回路。
比如RA0设置为输入且开启弱上拉,然后RA0直接接地,这时候有电流从Vdd到弱上拉电阻再到地,所以就有功耗;你把RA0悬空,此时是无功耗的。说白了,内部弱上拉,就是内部有个较低的电阻从IO到VDD接起来,跟外部上拉性质一样的。
如果你那些悬空脚,设置为输入了,没设置弱上拉,功耗才会更大。

出0入0汤圆

 楼主| 发表于 2017-7-13 13:03:59 | 显示全部楼层
谢谢了,我再试试看吧,

出0入0汤圆

 楼主| 发表于 2017-7-13 16:56:46 | 显示全部楼层
找到原因了, 是因为模拟SPI的原因,

出0入0汤圆

发表于 2017-7-13 23:38:01 | 显示全部楼层
>如果你那些悬空脚,设置为输入了,没设置弱上拉,功耗才会更大。
More detail on why?

出0入0汤圆

 楼主| 发表于 2017-7-15 08:18:23 | 显示全部楼层
模拟SPI时有个脚 要设置为输入,但我没上拉这个IO,很奇怪,没有上拉这个IO,MCU休眠时反倒功耗大(65ua)

当上拉这个IO时,休眠的功耗只有(25ua), 我也解释不了这个原因,谢谢

出0入0汤圆

发表于 2017-7-16 11:49:19 来自手机 | 显示全部楼层
MOS电路的输入阻抗非常高,悬空的输入引脚会感应造成内部门电路翻转,所以做低功耗应用,没用到的引脚都要处理的

出0入4汤圆

发表于 2017-7-16 15:42:24 来自手机 | 显示全部楼层
yoursnemo 发表于 2017-7-13 11:47
弱上拉跟功耗唯一能扯上关系的就是-----你的IO设置为弱上拉了,且此IO对地已经形成回路。
比如RA0设置为输 ...

歪一下楼。
弱上拉,应该是电阻值大吧?

出0入0汤圆

发表于 2017-7-17 09:57:07 | 显示全部楼层
本帖最后由 yoursnemo 于 2017-7-17 13:49 编辑
funnynypd 发表于 2017-7-13 23:38
>如果你那些悬空脚,设置为输入了,没设置弱上拉,功耗才会更大。
More detail on why? ...


悬空输入脚,电平是在一个模糊状态,外接一点点小因素就能让他内部门电路电平翻转,进而耗电。
因此开启弱上拉后,此悬空脚有一个确定电平,它就不会一直在翻转状态。而且此引脚是高阻态,是无电流从Vdd→弱上拉电阻→IO。

编译原因:错别字

出0入0汤圆

发表于 2017-7-17 10:06:38 | 显示全部楼层
lsr0304 发表于 2017-7-16 15:42
歪一下楼。
弱上拉,应该是电阻值大吧?

是的~按我的理解是:弱上拉----顾名思义就是上拉电平的能力较弱。如果弱上拉电阻很小的话,他上拉能力是很强的。比如 Vdd→1K电阻→上拉电平检测→1M电阻→GND,此时这个上拉电平是接近Vdd的。如果将1K换成1000M,这时候上拉电平是接近GND的。

这仅仅是我的理解,可能有误
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