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求助NIOS内核与Verilog之间通过FIFO进行数据交互的例程

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出0入4汤圆

发表于 2017-8-16 14:46:11 | 显示全部楼层 |阅读模式
在FPGA内部做了一个NIOS的内核,现在需要和verilog之间进行数据交互,想采用FIFO+avalon_mm的方式。
但是找了好久了,不知道具体如何实现。特来求助相关教程,或者例程。
多谢!

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一只鸟敢站在脆弱的枝条上歇脚,它依仗的不是枝条不会断,而是自己有翅膀,会飞。

出0入4汤圆

 楼主| 发表于 2017-8-16 16:07:56 | 显示全部楼层
前辈们给些 建议吧

出0入0汤圆

发表于 2017-8-16 19:15:29 | 显示全部楼层
是不懂 FIFO 还是不懂 avalon,还是不知道NIOS 怎么加自编的外设组件。
特权有一本书 爱上FPGA开发--特权和你一起学NIOS II, 里面有讲怎么自定义外设组件 通过avalon接到NIOS II

出0入4汤圆

 楼主| 发表于 2017-8-17 09:20:20 | 显示全部楼层
tianxian 发表于 2017-8-16 19:15
是不懂 FIFO 还是不懂 avalon,还是不知道NIOS 怎么加自编的外设组件。
特权有一本书 爱上FPGA开发--特权和 ...

先谢了
verilog 单独添加FIFO  还有NIOS添加组件 这些都会,自定义IP核也已经入门,但是后面具体的细节不知道怎么入手

出0入22汤圆

发表于 2017-8-17 13:21:51 来自手机 | 显示全部楼层
在哪里碰到问题再在哪里查问题。笼统的问,没人能够回答的。
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