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本帖最后由 advantech 于 2017-8-17 15:06 编辑
如题，使用的是ALTERA TIMEQUEST 。这个问题纠结了好久，查了不少资料，ALTERA官方的，其他人写的，也没有做出来。希望朋友们给点帮助。代码如下
module op_test (
iRST_N,
iCLK25M,
oData,
oCLK125M
);
input iRST_N;
input iCLK25M;
output [7:0] oData;
output oCLK125M;
reg [7:0] oData;
wire CLK;
pll u1(
.areset(~iRST_N),
.inclk0(iCLK25M),//INPUT CLOCK 25M
.c0(oCLK125M),//OUTPUT CLOCK 125M
.c1(CLK) //SYSTEM COCK 125M ,
);
always @ (posedge CLK or negedge iRST_N)
begin
if(!iRST_N)
oData <= 8'b0;
else
oData <= oData + 1'b1; //how to assign this data to edge or centrel of output clock ???
end
endmodule
数据如何与时钟成边界对齐输出，和中间对齐输出。setpu slack 和 hold slack 最好差不多，这样比较平衡。 谢谢拉。
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发表于 2017-8-17 11:47:38
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