[已解决]求DDR2时序约束解决办法

xivisi

DDR IP 约束要求 dqs_int_delay_in*" MAXDELAY = 580 ps;   

1. Timing constraint: NET "ddr2/ctrl/ip/top_00/dqs_int_delay_in<0>" MAXDELAY = 0.19 ns;
   
2.   1 net analyzed, 1 failing net detected.
   
3.   1 timing error detected.
   
4.   Maximum net delay is   2.235ns.
   
5. --------------------------------------------------------------------------------
   
6. Slack:                  -2.045ns ddr2/ctrl/ip/top_00/dqs_int_delay_in<0>
   
7. Error:      2.235ns delay exceeds   0.190ns timing constraint by 2.045ns
   
8. From                              To                                Delay(ns)
   
9. J21.I                             SLICE_X79Y136.CLK                     2.219   
   
10. J21.I                             SLICE_X79Y137.CLK                     2.219   
    
11. J21.I                             SLICE_X79Y132.CLK                     1.771   
    
12. J21.I                             SLICE_X79Y138.CLK                     2.229   
    
13. J21.I                             SLICE_X79Y135.CLK                     1.780   
    
14. J21.I                             SLICE_X79Y134.CLK                     1.780   
    
15. J21.I                             SLICE_X76Y136.CLK                     2.114   
    
16. J21.I                             SLICE_X78Y138.CLK                     2.229   
    
17. J21.I                             SLICE_X78Y139.CLK                     2.229   
    
18. J21.I                             SLICE_X78Y137.CLK                     2.219   
    
19. J21.I                             SLICE_X78Y136.CLK                     2.219   
    
20. J21.I                             SLICE_X78Y134.CLK                     1.780   
    
21. J21.I                             SLICE_X78Y135.CLK                     1.780   
    
22. J21.I                             SLICE_X76Y134.CLK                     1.733   
    
23. J21.I                             SLICE_X76Y137.CLK                     2.114   
    
24. J21.I                             SLICE_X78Y133.CLK                     1.771   
    
25. J21.I                             SLICE_X76Y135.CLK                     1.733   
    
26. J21.I                             SLICE_X76Y133.CLK                     1.727   
    
27. J21.I                             SLICE_X78Y130.CLK                     1.758   
    
28. J21.I                             SLICE_X78Y132.CLK                     1.771   
    
29. J21.I                             SLICE_X78Y140.CLK                     2.235   
    
30. J21.I                             SLICE_X78Y131.CLK                     1.758  

复制代码

怎么解决？

=======================================================================
已解决，对DDR2模块中的延时单位，进行绝对定位的约束。

wye11083

altera？xilinx的话手动摆放可以搞定，altera不知道，没研究过。

xivisi

wye11083 发表于 2018-1-6 21:08
altera？xilinx的话手动摆放可以搞定，altera不知道，没研究过。

这个很明显是xilinx的，我在planahead里发现，这个网络信号，就是连接IO PAD和临近的逻辑单元。从报告延迟不满足的情况是和时钟之间，这让我有些费解

PS,以前用altera

wye11083

哪个器件？s6肯定不是

xivisi

wye11083 发表于 2018-1-6 22:25
哪个器件？s6肯定不是

S3           

dr2001

完全没细节，让别人猜的。

Report某条没过的线的timing，看是哪里的问题。

xivisi

dr2001 发表于 2018-1-7 09:11
完全没细节，让别人猜的。

Report某条没过的线的timing，看是哪里的问题。

需要提供哪些细节作为判断？
PS：对ISE不熟悉，

xivisi

将 IP核中绝对定位的逻辑单元 转换为相对定位（使用的引脚不一样），有些效果，继续调整

dr2001

xivisi 发表于 2018-1-7 09:16
需要提供哪些细节作为判断？
PS：对ISE不熟悉，

如果是PCB布线前的仿真性综合，那考虑：
1、每组信号是不是在一个Bank里，跨Bank的高速信号是很麻烦的事，7系也就最多3个相邻的Bank而已。
2、时钟信号是不是在时钟引脚上，注意不同系列的时钟有区别，要看手册，管全部的，半边的，etc，他们的延迟性能可能有区别。

最重要的，看所用的IP的手册，看有什么预置的约束没。

布局布线综合完毕，可以看走线的延迟报告，特别是时序不满足的时候，一般可以看到时序是怎么不满足的。
有可能是时钟路径过长，也有可能是内部信号。

xivisi

dr2001 发表于 2018-1-7 11:24
如果是PCB布线前的仿真性综合，那考虑：
1、每组信号是不是在一个Bank里，跨Bank的高速信号是很麻烦的事 ...

已解决，还是需要重新调整逻辑单元的位置的绝对位置

563872381hai

xivisi 发表于 2018-1-7 14:40
已解决，还是需要重新调整逻辑单元的位置的绝对位置

PCB布线前一般是怎么仿真，能交流下吗