求教FPGA xilinx ARTIX-7 用内部block ram 时钟可以达到多块？

ackyee · 发表于 2018-3-2 15:50:22

如题，实际项目中时钟达到100m 存入的数据和读出的数据是一样的没问题，但是始终继续上升读出的数据就会有错误的数据参杂，请教大家用过这块片子的内部RAM时钟最高可以配置到多少。是内部BLOCK ram 的自身特性约束了，还是我的时序可能存在问题

dr2001 · 发表于 2018-3-2 16:37:38

看DataSheet，A7的BRAM自身的工作频率300M起，高的能到500M。
实际能跑到多少和BRAM的配置以及周边逻辑的布局布线有关，单看BRAM本身的特性意义不大。

加时钟约束，看综合的报告，Timing过了基本不会有问题；Timing没过不修逻辑还要用，那就是撞大运呗。

wye11083 · 发表于 2018-3-2 16:40:26

你不加约束的话出问题很正常。

ackyee · 发表于 2018-3-2 16:51:17

dr2001 发表于 2018-3-2 16:37
看DataSheet，A7的BRAM自身的工作频率300M起，高的能到500M。
实际能跑到多少和BRAM的配置以及周边逻辑的布 ...

时钟约束是从VERILOG里调整吗？我一直是直接写的VERILOG代码没有关注过时钟约束方面的事

看来要查查资料看看了

ackyee · 发表于 2018-3-2 16:52:20

wye11083 发表于 2018-3-2 16:40
你不加约束的话出问题很正常。

约束是对VERILOG进行调整还是额外需要做一个约束的步骤的？以前都是直接用了SRAM 没出问题就没太关注，今天要把时钟提上去才发现问题

wye11083 · 发表于 2018-3-2 17:19:56

ackyee 发表于 2018-3-2 16:52
约束是对VERILOG进行调整还是额外需要做一个约束的步骤的？以前都是直接用了SRAM 没出问题就没太关 ...

不做约束还能跑说明你的设计不算太复杂

RAM本身最高可以跑到550MHz。

ackyee · 发表于 2018-3-2 17:25:09

wye11083 发表于 2018-3-2 17:19
不做约束还能跑说明你的设计不算太复杂 RAM本身最高可以跑到550MHz。 ...

反复的修正代码才跑通的算法比较复杂了

chenchaoting · 发表于 2018-3-2 19:07:39

ackyee 发表于 2018-3-2 16:52
约束是对VERILOG进行调整还是额外需要做一个约束的步骤的？以前都是直接用了SRAM 没出问题就没太关 ...

最简单的也得约束个时钟频率，xlinx的资料很全，一看就会了

ackyee · 发表于 2018-3-2 19:40:33

chenchaoting 发表于 2018-3-2 19:07
最简单的也得约束个时钟频率，xlinx的资料很全，一看就会了

我的时钟都是锁相环出来的

FPGA自己代码已经挺久了对逻辑已经比较清晰了，但是今天第一次接触时钟约束有点摸不着头脑研究中

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