FPGA内部BLOCK RAM 如何时序约束才能让CLK超过100M能正常工作

ackyee · 发表于 2018-3-5 10:19:38

本帖最后由 ackyee 于 2018-3-5 10:40 编辑

FPGA内部BLOCK RAM 如何时序约束才能让CLK超过100M能正常工作如题，网上看了3天的时序约束，云里雾里的，用VIVADO 时序约束向导去做，也没有效果无奈求助大神们

还有时序约束向导出来的可约束项目为什么都是IO的输入输出的时序约束，如何才能定义内部的时序约束。BLOCK ram 现在的存入数据跟IO没有关系是内部运算得到的

PS 100M的情况下数据是正常的，然后尝试了PLL 单独给BLOCK RAM 的CLK进行相位偏移，问题依旧从0-360度的相位偏移都尝试过了

dr2001 · 发表于 2018-3-5 10:24:51

不追求极限的应用场景，只需要时钟和跨域相关的约束。

ackyee · 发表于 2018-3-5 10:27:29

dr2001 发表于 2018-3-5 10:24
不追求极限的应用场景，只需要时钟和跨域相关的约束。

可以详细的说一下吗？我现在图像处理逻辑已经优化的不太有空间优化了，现在1s能处理3张图，希望能通过提高时钟的方式来让效率再上来

wye11083 · 发表于 2018-3-5 10:33:03

ackyee 发表于 2018-3-5 10:27
可以详细的说一下吗？我现在图像处理逻辑已经优化的不太有空间优化了，现在1s能处理3张图，希望能通 ...

你直接通过ide给输入时钟做个约束就完事了。剩下的就是优化，让它能满足约束。

dr2001 · 发表于 2018-3-5 10:33:11

ackyee 发表于 2018-3-5 10:27
可以详细的说一下吗？我现在图像处理逻辑已经优化的不太有空间优化了，现在1s能处理3张图，希望能通 ...

你的逻辑有瑕疵。

施加时钟约束的目的：
1、告诉综合、布局、布线器运行频率的需求，它们会尽量根据时序要求去优化、满足要求；
2、布线完成后根据器件信息确认布线结果能满足时序的要求；过不了就报错，告诉用户会有问题，需要改进代码。

指望约束救你水火，这件事是不靠谱的。

roasn · 发表于 2018-3-5 10:38:48

100M都跑不过？那你得好好检查你的代码规范性了，不能寄望于约束，代码写不好，约束也救不了你。
检查一下warning信息，看看哪些时序不好，改代码才是正路

ackyee · 发表于 2018-3-5 10:38:58

dr2001 发表于 2018-3-5 10:33
你的逻辑有瑕疵。

施加时钟约束的目的：

现在仅仅用一个双口RAM 一端存1-255的数据一端显示到屏幕上，这样时钟上200M也出错了，尝试了BLOCK CLK 相位偏移但是无果，所以只能希望于时序约束来救火了

ackyee · 发表于 2018-3-5 10:39:33

roasn 发表于 2018-3-5 10:38
100M都跑不过？那你得好好检查你的代码规范性了，不能寄望于约束，代码写不好，约束也救不了你。
检查一下w ...

100M工作正常超过100M 比方说120 150就出问题了

ackyee · 发表于 2018-3-5 10:42:54

wye11083 发表于 2018-3-5 10:33
你直接通过ide给输入时钟做个约束就完事了。剩下的就是优化，让它能满足约束。 ...

给BLOCK RAM 的时钟都是PLL出来的，那我应该约束PLL后端的时钟还是对整体IO进来的时钟进行约束

dr2001 · 发表于 2018-3-5 10:43:46

本帖最后由 dr2001 于 2018-3-5 10:44 编辑

ackyee 发表于 2018-3-5 10:38
现在仅仅用一个双口RAM 一端存1-255的数据一端显示到屏幕上，这样时钟上200M也出错了，尝试了BLOCK CLK ...

改同步接口，加REG多级流水，加RD侧的访问延迟。

如果你要异步，0 Delay，FPGA实现起来很难，IOB+布线延迟很容易就超5ns了。

如果你们是拍脑袋决定的需求，选择的技术方案，那没什么好解决办法。

ackyee · 发表于 2018-3-5 10:47:34

dr2001 发表于 2018-3-5 10:43
改同步接口，加REG多级流水，加RD侧的访问延迟。

如果你要异步，0 Delay，FPGA实现起来很难，IOB+布线延 ...

现在是pll出来两个CLK 一个带相位偏移一个不带相位偏移，带相位偏移的去驱动BLOCK RAM 不带相位偏移的去驱动系统逻辑，调整相位有效果，但是效果有限。增加REG倒是应该可行不过增加REG也代表增加处理环节的一个时钟了

justin_n · 发表于 2018-3-5 10:53:51

BLOCK RAM的输入时钟一般是走全局时钟网络，而全局时钟网络输入端要么是外部给定主时钟，要么是PLL时钟，那么仅对于时钟频率来说想要达到100M以上那是妥妥的。像你这种情况所描述的RAM时钟达不到100M，我猜应该是数据吞吐率达不到100Mhz？如果是这样还是要找进行时序分析，找到最差的节点然后进行修改。

passage110 · 发表于 2018-3-5 10:55:29

BLOCK RAM 跑200M没问题，怀疑你的逻辑层太多了造成延时过大

wye11083 · 发表于 2018-3-5 10:59:39

ackyee 发表于 2018-3-5 10:42
给BLOCK RAM 的时钟都是PLL出来的，那我应该约束PLL后端的时钟还是对整体IO进来的时钟进行约束 ...

约束晶振脚！！

dr2001 · 发表于 2018-3-5 10:59:53

ackyee 发表于 2018-3-5 10:47
现在是pll出来两个CLK 一个带相位偏移一个不带相位偏移，带相位偏移的去驱动BLOCK RAM 不带相位偏移的 ...

没有任何有效的信息，空对空讨论不会有什么建设性的结果。

所以，
1、增加时钟约束。
2、同步接口，增加IO的Input/Output约束；异步接口，确认能采样到对应的数据/环回延迟能满足要求（异步约束可能很麻烦，我没研究过）。

综合，观测约束不满足的地方，判断问题在哪里出现。

roasn · 发表于 2018-3-5 11:00:07

楼主看了时序分析报告吗？从最差的节点找起，一个个改，减少组合逻辑的使用。你的延时需求这么高？多打一拍时钟都不行？

xz9406 · 发表于 2018-3-5 11:18:08

直接约束到RAM的时钟就可以了。如果不行，就得看报告，改代码了。

wye11083 · 发表于 2018-3-5 11:31:46

dr2001 发表于 2018-3-5 10:59
没有任何有效的信息，空对空讨论不会有什么建设性的结果。

所以，

我感到灰常不可思议，lz做fpga图像处理竟然不懂约束！！！s6我都跑150mhz主频，300mhz局部呢，a7直接可以翻番。不做约束，搞笑了的

yangff · 发表于 2018-3-5 11:57:07

s6的bram大概400m有点问题，1、200m随便上啊。。

yangff · 发表于 2018-3-5 12:00:56

lz你确认一下是bram的时钟上不去，还是你要送进bram的数据准备时间太长了。

0z0s0c · 发表于 2018-5-6 22:44:10

100M都不过，楼主用的是什么型号，spartan6都可以300M，你是不是pll没有配置对，时钟抖动太大。

ackyee · 发表于 2018-5-9 08:58:56

0z0s0c 发表于 2018-5-6 22:44
100M都不过，楼主用的是什么型号，spartan6都可以300M，你是不是pll没有配置对，时钟抖动太大。 ...

已经发现问题了，时序报告上中间有一部分逻辑逻辑延时比较高，把那部分逻辑做了流水线处理

qt11 · 发表于 2018-5-9 17:51:37

学习了 100M应该都轻松啊

FPGA内部BLOCK RAM 如何时序约束才能让CLK超过100M能正常工作

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