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smt或许能坑死人的招:器件位置干涉

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发表于 2018-4-20 09:17:21 | 显示全部楼层 |阅读模式
本帖最后由 务实贴片 于 2018-4-20 09:36 编辑

后面估计改成标题《50SMT可制造性分享4:丝印比本体大,防止位置干涉

bt0.jpg
1、好多人都把丝印画得比器件本体小一点,器件位置干涉相互顶住了都不知道。主要是SOT,SOP这种两边有脚的管子。

2、有些厂家的管子封装不好,偶尔来个毛刺,外形可能比标称值大。

3、不同高度器件靠一起间距过小,先装高的元件,再装旁边低的元件有可能会打飞。

特别是2 这两种情况,运气不好的话,一批板打下来也没发现什么问题,只知道小部分板子少件,其他板子正常,不仔细观察还不知道怎么飞的。


来个SOT23-6和其他元件顶住的图片。
QQ截图20180419083654.jpg


3这种情况,后面再来补图。



SOT,SOP的管子,元件本体会超出元件引脚之外的,建议把丝印画得比器件本体大一点
个人觉得器件丝印比外框大0.3,这样做出来元件间距会大于0.6mm,各位高工来指教下。

这个好像是IPC建议
39.jpg

发表于 2018-4-20 10:03:17 | 显示全部楼层
论3D模型的重要性
发表于 2018-4-20 10:45:39 | 显示全部楼层
总结起来就是没用自己的库,懒得动卡尺
板子做多了都有自己一套封装,不会出现这种问题。
阻容件丝印还搞那么大。。。。。。
发表于 2018-4-20 10:49:23 | 显示全部楼层
cloudboy 发表于 2018-4-20 10:03
论3D模型的重要性

这个是丝印的问题,基本不用靠3D魔性
发表于 2018-4-20 11:18:25 | 显示全部楼层
论样板的重要性

吃过亏,不同家的继电器,外圈大了一圈
发表于 2018-4-21 21:56:28 来自手机 | 显示全部楼层
tim 发表于 2018-4-20 10:49
这个是丝印的问题,基本不用靠3D魔性


3d模型加上就可以避免这问题
发表于 2018-4-22 00:35:02 | 显示全部楼层
一般我们建封装的时候,丝印都是按照器件的最大尺寸建的, 同时布局的时候避免器件之间的间距过小
发表于 2018-4-22 10:07:12 | 显示全部楼层
遇上这种真的得 "霸王, 强势"  改不好绝对不上机,差一点点都不答应.      给改一回他就赖上了,上次给我改了,这次再帮我改改吧....
发表于 2018-4-22 10:17:38 | 显示全部楼层
主要是protel软件没有place boundry的概念,器件高度设置也没什么用
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