请教大家一个USB2.0 HS模式差分等长走线的问题

opiviqo · 发表于 2018-5-15 18:11:56

RT所示，在USB2.0中大家基本上考虑的都是差分等长线和阻抗，那么有时候无法走等长的话，两者之间的误差多少合适呢？
比如我这个：芯片用的是CY7C68013A，两者差了25mil。

另外想问一下，大家只在乎PCB板子上的等长差分么？其实对于这种USB B座来说，他的D+和D-就是不等长的，这种头的结构就限制了D-的长度应该会大于D+的长度：

Jason022 · 发表于 2018-5-15 18:38:11

usb2.0没有那么高要求，尽量保证阻抗连续就可以了

wye11083 · 发表于 2018-5-15 19:15:42

Jason022 发表于 2018-5-15 18:38
usb2.0没有那么高要求，尽量保证阻抗连续就可以了

480mbps，眼2ns，按5％的容忍度，最大允许有1cm的不等长。。

lrth · 发表于 2018-5-15 19:21:59

标准是差分阻抗90ohm，差分对间5mil的误差。楼主可以走相位补偿呀。

zjykwym · 发表于 2018-5-15 19:49:44

lrth 发表于 2018-5-15 19:21
标准是差分阻抗90ohm，差分对间5mil的误差。楼主可以走相位补偿呀。

你这个图不对吧，应该是哪里失去的就在哪里补偿。

cpholr1 · 发表于 2018-5-15 19:58:43

usb B口，D+ D-是等长的。是电源口和D+ D-不等长。为了保证电源首先接触上，再接触上信号。

opiviqo · 发表于 2018-5-15 20:50:41

zjykwym 发表于 2018-5-15 19:49
你这个图不对吧，应该是哪里失去的就在哪里补偿。

非常感谢您的回复，那比如我这个其实就是因为里面那根线比外面那根线多一个折点，直接在第一个折点下面补一下是否OK？

zjykwym · 发表于 2018-5-16 07:50:29

opiviqo 发表于 2018-5-15 20:50
非常感谢您的回复，那比如我这个其实就是因为里面那根线比外面那根线多一个折点，直接在第一个折点下面补 ...

位置ok，请注意另外一个规则。

Jason022 · 发表于 2018-5-16 08:45:20

wye11083 发表于 2018-5-15 19:15
480mbps，眼2ns，按5％的容忍度，最大允许有1cm的不等长。。

不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试u盘的写入速度约为20MB/S上下。

第2次测试在D-数据线上增加3cm长度，D+线长度不变，测试u盘的写入速度依然为20MB/S上下！

第3次测试在D-数据线上增加10cm长度，D+线长度不变，测试u盘的写入速度还是20MB/S上下！！

第3次测试在D-数据线上增加15cm长度，D+线长度不变，测试u盘的写入速度依然是20MB/S上下！！！

最后极限测试，D-数据线上增加到20cm长度后，U盘只能识别到盘符不能访问内容，增加到24cm以上的时候彻底无法识别。
当然不能说现在芯片设计的兼容性好就忽略硬件设计，毕竟按照usb的标准去设计不会引入不必要的麻烦。

zhan_li · 发表于 2018-5-16 08:51:13

用的STM32的USB-HOT，好像没有特别注意过这个问题了。D+D-线都是乱走的，过孔都有2个貌似没发现什么问题。。。。

lrth · 发表于 2018-5-16 08:52:44

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...

很好的实测，不过如你把线延长到1m，我意思是增加1条1m的usb延长线，估计又是不一样的结果了。

WHOOK · 发表于 2018-5-16 08:53:19

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...

不错，做事认真。

lrth · 发表于 2018-5-16 08:54:09

zjykwym 发表于 2018-5-15 19:49
你这个图不对吧，应该是哪里失去的就在哪里补偿。

确实不是最优方案，不过对ubs 2.0来说，随便啦，当然你附图的确实是更加好的做法。

Jason022 · 发表于 2018-5-16 09:01:40

lrth 发表于 2018-5-16 08:52
很好的实测，不过如你把线延长到1m，我意思是增加1条1m的usb延长线，估计又是不一样的结果了。 ...

上面是接到机箱前面板USB测试的，机箱内已经有至少40cm长的转接线（非双绞线），只能说现在的主板或者usb设备的自适应调节能力是很强大的。

lrth · 发表于 2018-5-16 09:10:44

Jason022 发表于 2018-5-16 09:01
上面是接到机箱前面板USB测试的，机箱内已经有至少40cm长的转接线（非双绞线），只能说现在的主板或者usb ...

确实现在usb2.0 这种速率来说，小菜一碟，不过能做好还是要做好，不能因为人家做的好就放弃设计的底线

zjykwym · 发表于 2018-5-16 09:29:48

lrth 发表于 2018-5-16 09:10
确实现在usb2.0 这种速率来说，小菜一碟，不过能做好还是要做好，不能因为人家做的好就放弃设计的底线{: ...

是的，USB2.0其实只要不太过分，基本没什么问题。不过有养成好的设计习惯。

opiviqo · 发表于 2018-5-16 10:03:44

zjykwym 发表于 2018-5-16 07:50
位置ok，请注意另外一个规则。

非常感谢，按照规则的话，您看我这样补的话合适么？

opiviqo · 发表于 2018-5-16 10:04:21

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...

非常感谢！~~~~

dr2001 · 发表于 2018-5-16 10:18:33

opiviqo 发表于 2018-5-16 10:03
非常感谢，按照规则的话，您看我这样补的话合适么？

上SI的方针分析工具跑结果看。

阻抗稳定，局部等延迟不可得兼。

zjykwym · 发表于 2018-5-16 10:35:28

opiviqo 发表于 2018-5-16 10:03
非常感谢，按照规则的话，您看我这样补的话合适么？

没必要搞那么多个波浪线吧。。。<2S，S是线到线的距离不是线宽。

clesun · 发表于 2018-5-16 10:44:45

opiviqo 发表于 2018-5-16 10:03
非常感谢，按照规则的话，您看我这样补的话合适么？

中间串个小电阻，不用再等长，一样效果

vuo50z · 发表于 2018-5-16 11:09:01

opiviqo 发表于 2018-5-16 10:03
非常感谢，按照规则的话，您看我这样补的话合适么？

这个是用那个AD版本画的？我怎么觉得画等长AD不太好控制。

xxc007 · 发表于 2018-5-16 11:55:25

这些都还好

opiviqo · 发表于 2018-5-16 11:56:48

zjykwym 发表于 2018-5-16 10:35
没必要搞那么多个波浪线吧。。。

目前我的间距是6MIL，线宽是9MIL，用的JCL的阻抗神器算过阻抗，刚好是90R，S是线到线的距离，一个折点才只增加了2个MIL，我一条线少了25个mil，相当于要补12个折点，而且一个波浪中间的线长>3*9mil=27mil。

wye11083 · 发表于 2018-5-16 12:26:22

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...

你这验证一点意义都没有，哈哈。我已经给你算过了，1个bit是2ns左右，也就是等效fr4的20cm，像你这样悬空着可以到25cm左右。然后你加长了20cm，相当于有效的眼还剩20％，也就是400ps。现代的电脑在8gbps下都能在30ps的有效窗口下正常工作，更不用说你400ps了！！

我想说的是，你玩的这些东西，我天天都在fpga上搞，我在fpga上能做到最小100ps的窗口，再小会因为随机抖动造成误码。你要想证明窗口和线长的意义，我建议你找一台2000年左右的古董，你说不定会发现20cm时就不能识别了

Jason022 · 发表于 2018-5-16 12:53:21

wye11083 发表于 2018-5-16 12:26
你这验证一点意义都没有，哈哈。我已经给你算过了，1个bit是2ns左右，也就是等效fr4的20cm，像你这样悬空 ...

呵呵呵，我只是佐证了一下我的观点，usb2.0模式下对差分线等长没那么严格，只要尽量保证阻抗连续减少信号反射就好了。

zjykwym · 发表于 2018-5-16 13:05:12

Jason022 发表于 2018-5-16 12:53
呵呵呵，我只是佐证了一下我的观点，usb2.0模式下对差分线等长没那么严格，只要尽量保证阻抗连续减少信号 ...

每个芯片设计的余量是不一样的。。。你的结论是没办法推广的。。。

gliet_su · 发表于 2018-5-16 13:06:52

差分对搞10mil没问题吧。是视觉误差吗，线大小不一，这才是大问题

zjykwym · 发表于 2018-5-16 13:10:55

opiviqo 发表于 2018-5-16 11:56
目前我的间距是6MIL，线宽是9MIL，用的JCL的阻抗神器算过阻抗，刚好是90R，S是线到线的距离，一个折点才 ...

至少差5mil没有问题。。。

wye11083 · 发表于 2018-5-16 13:36:07

Jason022 发表于 2018-5-16 12:53
呵呵呵，我只是佐证了一下我的观点，usb2.0模式下对差分线等长没那么严格，只要尽量保证阻抗连续减少信号 ...

怎么可能不严格，你不要被实验和观察误导了。

事实上，各种总线的一系列指标基本上都围绕着信号眼图，也就是窗口。在任何情况下，数据传输都有可能出错，可能是1e-10，也可能是1e-14。当你眼有1.8ns时，出错的几率可能是1e-14，当你眼降到1.5ns时，出错几率可能要升到3e-13了。所以，各种信号还是老老实实来，以满足指标为中心思想，不要总被一些所谓的经验误导。做事情还是要把根基打牢。

dr2001 · 发表于 2018-5-16 13:51:53

本帖最后由 dr2001 于 2018-5-16 13:58 编辑

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...

你这个测试方法有瑕疵。

如果要证明这么干没影响，需要找个芯片跑没校验的同步传输，看误码率；或者低噪链路情况下，能把带宽基本跑满的Bulk，作为参考速率。

USB HS Bulk跑满的话大约40M左右，我懒得查标准了。即，这个测试能允许很多Bulk报文校验失败重传但不影响用户可见的速度，证明不了太多的情况。

反正系统总设计余量就在那里放着，这边吃了那边就少一点。

至于你说的等长余量，查手册呗，USB HS Cable Skew是100ps max。
PCB上一般布线那点不等长和局部阻抗不连续不影响大局，没强烈的需求不管也没问题。

dr2001 · 发表于 2018-5-16 14:00:12

vuo50z 发表于 2018-5-16 11:09
这个是用那个AD版本画的？我怎么觉得画等长AD不太好控制。

AD的等长系统做得不好，如果有很多等长绕线的需求，它不是优选。

vuo50z · 发表于 2018-5-16 14:18:37

dr2001 发表于 2018-5-16 14:00
AD的等长系统做得不好，如果有很多等长绕线的需求，它不是优选。

是，用了几个版本，发现15.0.15稍微好用点。也可能是PCB文件是用这个版本创建的，别的版本就有问题。

opiviqo · 发表于 2018-5-16 14:23:58

gliet_su 发表于 2018-5-16 13:06
差分对搞10mil没问题吧。是视觉误差吗，线大小不一，这才是大问题

线粗细还是一样的，另外我想问的，如果PCB上走的稍微短一点，这个25mil是否有必要考虑么？
其实我有看过一国外产品的这块，直接这么走的，补偿都没有做，出货量很大

gliet_su · 发表于 2018-5-16 15:03:20

opiviqo 发表于 2018-5-16 14:23
线粗细还是一样的，另外我想问的，如果PCB上走的稍微短一点，这个25mil是否有必要考虑么？
其实我有看过 ...

USB 2.0没问题的

sml009 · 发表于 2018-5-16 17:32:59

学习了

cay · 发表于 2020-9-17 20:28:39

wye11083 发表于 2018-5-16 12:26
你这验证一点意义都没有，哈哈。我已经给你算过了，1个bit是2ns左右，也就是等效fr4的20cm，像你这样悬空 ...

此处的：然后你加长了20cm，相当于有效的眼还剩20％。这个是怎么算出来的？

tdkk · 发表于 2020-9-17 20:42:28

问个题外话，两个电源AB给网络摄像头供电，A电源经常丢包，B电源比较稳定。AB两个电源都是同一批产品，没有差异。丢包测试使用ping发送数据包给摄像头，实在搞不懂为何丢包，感觉是数据出错了，电源是找不到差异了，可否用测网络眼图做对比AB各自供电时的情况？用示波器怎么测试？

mypear · 发表于 2023-6-7 10:02:03

Jason022 发表于 2018-5-16 08:45
不搞理论派，我们用事实来验证一下，看图

首先测试用usb A头和A座来做一条测试线，四条线接近等长，测试 ...
(引用自9楼)

dz20062008 · 发表于 2023-6-7 11:36:55

本帖最后由 dz20062008 于 2023-6-7 12:15 编辑

mypear 发表于 2023-6-7 10:02
点赞
(引用自39楼)

失败是成功之母是把，v9999.pcb。完全不赶时间也不在乎打样成本贴片成本，这的多大气的老板啊

请教大家一个USB2.0 HS模式差分等长走线的问题

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