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多块独立FPGA单板上的JTAG如何组菊花链?

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出0入0汤圆

发表于 2018-8-20 16:24:48 | 显示全部楼层 |阅读模式
一共有20块单板,每块单板带一个XC7K325T的FPGA,这20块单板的JTAG能通过菊花链的形式级联吗?不知道对信号的要求,对连接器的要求如何?
JTAG 对连线长度的要求是怎样的?有兄弟了解吗?

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出0入0汤圆

发表于 2018-8-20 17:21:20 | 显示全部楼层
先考虑清楚调试需求,若无必要,尽量别。。。
非要的话,考虑TDI-TDO成一串;TMS和TCK在底板上用1 to N的驱动器驱动。

Xilinx的JTAG要求不高的话,按25M考虑即可,全速一般是66M。主要要求信号单调;但Setup/Hold要按照半个TCK周期算(印象中,查一下JTAG时序吧)

出0入0汤圆

发表于 2018-8-20 17:26:15 来自手机 | 显示全部楼层
这是什么应用,挖坑的?

出0入442汤圆

发表于 2018-8-20 18:14:21 来自手机 | 显示全部楼层
yuxiang2 发表于 2018-8-20 17:26
这是什么应用,挖坑的?

还真不是坑,jtag可以直接读取cmd buffer长度。所以级联是没任何问题的。

出0入0汤圆

发表于 2018-8-20 22:50:31 | 显示全部楼层
一直想尝试一下,MCU和FPGA的调试接口组成JTAG链,不晓得能正常使用不?

出0入8汤圆

发表于 2018-8-20 23:45:27 来自手机 | 显示全部楼层
这个想法很不错

出0入0汤圆

 楼主| 发表于 2018-8-21 09:11:58 | 显示全部楼层
dr2001 发表于 2018-8-20 17:21
先考虑清楚调试需求,若无必要,尽量别。。。
非要的话,考虑TDI-TDO成一串;TMS和TCK在底板上用1 to N的驱 ...

TDI TDO 是不是也需要加Buffer呢?

出0入0汤圆

 楼主| 发表于 2018-8-21 09:15:49 | 显示全部楼层
dr2001 发表于 2018-8-20 17:21
先考虑清楚调试需求,若无必要,尽量别。。。
非要的话,考虑TDI-TDO成一串;TMS和TCK在底板上用1 to N的驱 ...

仁兄,这20个板子电路是完全一样的,组合的时候顺序是随机排列的,那这样的话TCK和TMS加串联的BUffer是不是最合适的?1出N的方式好处理么?

出0入0汤圆

发表于 2018-8-21 09:32:02 | 显示全部楼层
cuiliang1984 发表于 2018-8-21 09:15
仁兄,这20个板子电路是完全一样的,组合的时候顺序是随机排列的,那这样的话TCK和TMS加串联的BUffer是不 ...

TDI/TDO基本不用考虑加,加上22/33R的串阻是需要考虑的

如果JTAG要跑高频率,那么TCK/TMS不要串,JTAG的拓扑设计的时候就不是这样的;最后导致TDO回收的时候没余量。
如果对JTAG速度没要求,串也行;但这不是JTAG操作的本意,一般来说。
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