altera fpga管脚电平的问题

xycfwrj · 发表于 2018-10-8 15:15:45

现在想用cpld来做1.8V/3.3V电平转换和切换，准备直接将cpld设置成2.5V电平，但有一个问题还不确认。
在cpld(max10)内部直接将两个管脚相连的话，输入管脚接的1.8V电平，那被驱动的管脚电压是2.5V还是1.8V?
如果是后者的话，那就没法接3.3V了。

wajlh · 发表于 2018-10-8 15:18:38

2.5V有依据么？CPLD的IO不能设置不同的电压域么？

wye11083 · 发表于 2018-10-8 15:34:44

cpld的io分bank是独立的，各自用各自的电平。内部逻辑跟外部没关系。

Archer_Emiya · 发表于 2018-10-8 15:47:35

楼主把逻辑上的相连当成了物理上的直连了吧

xycfwrj · 发表于 2018-10-8 15:53:42

Archer_Emiya 发表于 2018-10-8 15:47
楼主把逻辑上的相连当成了物理上的直连了吧

不是的，我了解内部是逻辑相连，但不确定是不是就是cmos那种开关，
毕竟没有做过实际测试，还是有点担心

xycfwrj · 发表于 2018-10-8 15:55:42

wajlh 发表于 2018-10-8 15:18
2.5V有依据么？CPLD的IO不能设置不同的电压域么？

bank电压全部连2.5V供电，但IO有的连1.8V，有的连3.3V，
现在担心的是1.8V的IO和3.3V的交互会不会有问题。
之前我做过2.5Vbank电压单独和1.8V或3.3V交互没有问题，但后两者经过cpld直接连通没有其它逻辑转换，不知道行不行

wajlh · 发表于 2018-10-8 16:08:21

xycfwrj 发表于 2018-10-8 15:55
bank电压全部连2.5V供电，但IO有的连1.8V，有的连3.3V，
现在担心的是1.8V的IO和3.3V的交互会不会有问题 ...

非得把不同电平的IO连接到一个bank上？就算你测试能用，你敢量产么？IO不够用的话，外部家一片电平转换芯片，速度不高的话串电阻也行啊，非得冒险用不靠谱的办法做

ackyee · 发表于 2018-10-8 16:09:53

内部逻辑跟输出级是分开的输出级其实有个图腾柱的推挽结构

xycfwrj · 发表于 2018-10-8 17:49:51

wajlh 发表于 2018-10-8 16:08
非得把不同电平的IO连接到一个bank上？就算你测试能用，你敢量产么？IO不够用的话，外部家一片电平转换 ...

用2.5v bank沟通外部的1.8或3.3是常规做法啊，量产过

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