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移位寄存器74HC595级联,用不同厂家的,发现问题

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出0入0汤圆

发表于 2018-12-21 01:19:29 | 显示全部楼层 |阅读模式
今天在玩移位寄存器74HC595级联,顺手用了两枚不同厂家的,发现结果出了问题,而且与使用先后次序有关,把它们换到一致后,毛病便消毛失,结果亦都相同。

所以大家在级联使用时,不要使用不同制造商的,否则死了都不知为何。四张图片,前两张是相同厂家的,波形正常。后两张不同厂家,出不正常波形。







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阿莫论坛20周年了!感谢大家的支持与爱护!!

一只鸟敢站在脆弱的枝条上歇脚,它依仗的不是枝条不会断,而是自己有翅膀,会飞。

出0入4汤圆

发表于 2018-12-21 01:33:04 | 显示全部楼层

可能速度不同, 延时有小小差异.

出0入0汤圆

 楼主| 发表于 2018-12-21 02:04:11 | 显示全部楼层
时钟是2MHz,厂家分别是 Philips 和 Texas。

出0入442汤圆

发表于 2018-12-21 07:32:05 来自手机 | 显示全部楼层
这点差异很正常,不影响功能就ok了。器件只对时钟上升沿敏感。

出0入0汤圆

发表于 2018-12-21 08:41:21 | 显示全部楼层
数据输入和时钟输入延迟不匹配导致的,TI的14脚数据输入端没有缓冲器,NXP的14脚有缓冲器。

出0入59汤圆

发表于 2018-12-21 08:44:42 | 显示全部楼层
wye11083 发表于 2018-12-21 07:32
这点差异很正常,不影响功能就ok了。器件只对时钟上升沿敏感。

上升沿移入寄存器,下降沿移出寄存器;   

出0入442汤圆

发表于 2018-12-21 08:51:13 来自手机 | 显示全部楼层
polarbear 发表于 2018-12-21 08:44
上升沿移入寄存器,下降沿移出寄存器;

所以才不会冲突的,级联没有一点问题。除非你时钟不是同一根线,这种用法是不正确的。

出0入0汤圆

发表于 2018-12-21 09:39:30 | 显示全部楼层
一直都是不同厂家混着用,还没出现过问题

出0入0汤圆

 楼主| 发表于 2018-12-21 19:29:36 | 显示全部楼层
原因找到了。

Texas 74HC595 的实测结果与技术文档所宣称的不同。别家输出都使用D形寄存器,惟有Texas使用RS寄存器,可能就此出现问题。

Philips 的实测结果正确。请看下图:

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出0入0汤圆

 楼主| 发表于 2018-12-21 19:31:22 | 显示全部楼层
qq14140231 发表于 2018-12-21 08:41
数据输入和时钟输入延迟不匹配导致的,TI的14脚数据输入端没有缓冲器,NXP的14脚有缓冲器。 ...

是 Texas HC595 功能上与技术文档不符。

出0入0汤圆

发表于 2018-12-23 19:50:49 | 显示全部楼层
本帖最后由 qq14140231 于 2018-12-23 20:00 编辑
alias 发表于 2018-12-21 19:29
原因找到了。

Texas 74HC595 的实测结果与技术文档所宣称的不同。别家输出都使用D形寄存器,惟有Texas使用 ...


按理说TI不会犯这种低级错误,如果TI的QH‘和QH同步输出,那全用TI的芯片级联也是有问题的!
从数据上看:TI的QH'比Qn慢一些,NXP的Q7S比Qn快一些,但不至于离谱。

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出0入0汤圆

 楼主| 发表于 2018-12-24 15:36:16 | 显示全部楼层
本帖最后由 alias 于 2018-12-25 15:00 编辑
qq14140231 发表于 2018-12-23 19:50
按理说TI不会犯这种低级错误,如果TI的QH‘和QH同步输出,那全用TI的芯片级联也是有问题的!
从数据上看 ...


不独是QH和QH'同步输出,而且QA~QG都是同步输出,那全用TI的芯片级联就没有问题了!

我再上二个图,可看出输出和输入的时间关系。当DAT=0时,NXP 的输出Q0需经过两个时钟上升沿才出现,反之TI的QA一个上升沿后立刻出现,证明QA~QG这情况下都是同步输出。我从伸这现象只在RCLK与SRCLK接在一起时才出现。TI的RCLK是高位有效,而不是独上升沿有效




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出0入59汤圆

发表于 2018-12-24 15:49:58 | 显示全部楼层
QH 和QH' 是2个不同的信号吧,  QA-QH 是经过锁存器器输出(有锁存控制信号的); QH' 是移位输出的

出0入0汤圆

 楼主| 发表于 2018-12-24 16:01:27 | 显示全部楼层
polarbear 发表于 2018-12-24 15:49
QH 和QH' 是2个不同的信号吧,  QA-QH 是经过锁存器器输出(有锁存控制信号的); QH' 是移位输出的 ...

对。所以经过锁存器器后输出和移位输出都是相同的信号,就表示芯片出了问题。

出0入59汤圆

发表于 2018-12-24 17:12:17 | 显示全部楼层
alias 发表于 2018-12-24 16:01
对。所以经过锁存器器后输出和移位输出都是相同的信号,就表示芯片出了问题。 ...

这个QA-QH 的输出时序取决于你的锁存信号;  单独看移位时钟来看QA和QH 输出的时序是没有意义的;

你要把锁存信号的时序贴出来才能说明问题

出0入0汤圆

发表于 2018-12-24 17:29:34 | 显示全部楼层
估计595设计者压根就没有考虑RCLK与SRCLK接在一起这种用法

出0入0汤圆

发表于 2018-12-24 17:32:14 | 显示全部楼层
要判断TI的RCLK是高位有效,而不是上升沿有效,应该把RCLK接VCC,然后看输出是不是随每个移位时钟变化

出0入0汤圆

 楼主| 发表于 2018-12-24 17:34:57 | 显示全部楼层
polarbear 发表于 2018-12-24 17:12
这个QA-QH 的输出时序取决于你的锁存信号;  单独看移位时钟来看QA和QH 输出的时序是没有意义的;

你要 ...

锁存信号时序和移位时钟是共接一起的, 我在图上元件文档中已用下画线强调及在12楼再次申明。

出0入59汤圆

发表于 2018-12-24 17:42:25 | 显示全部楼层
alias 发表于 2018-12-24 17:34
锁存信号时序和移位时钟是共接一起的, 我在图上元件文档中已用下画线强调及在12楼再次申明。 ...

不能这样用的, 移位时钟和锁存时钟都是上升沿有效;   移位时钟上升沿的时候,锁存器输入的数据有可能发生变化; 这个存在竞争呀
你这个应用场景用74HC164,不带锁

出0入0汤圆

 楼主| 发表于 2018-12-24 18:06:06 | 显示全部楼层
modbus 发表于 2018-12-24 17:32
要判断TI的RCLK是高位有效,而不是上升沿有效,应该把RCLK接VCC,然后看输出是不是随每个移位时钟变化 ...

早做了,否则也不敢说TI的RCLK是高位有效。

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出0入0汤圆

 楼主| 发表于 2018-12-24 18:07:48 | 显示全部楼层
本帖最后由 alias 于 2018-12-24 18:27 编辑
polarbear 发表于 2018-12-24 17:42
不能这样用的, 移位时钟和锁存时钟都是上升沿有效;   移位时钟上升沿的时候,锁存器输入的数据有可能发 ...

>> 不能这样用的

元件文档清楚说明是能这样用的。你看一下文档,移位和锁存是用两个一先一后连接的D形寄存器,不会出现你所说的问题。



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出0入59汤圆

发表于 2018-12-24 18:22:42 | 显示全部楼层
本帖最后由 polarbear 于 2018-12-24 18:26 编辑



HC595的结构是这样的哦
                CP 移位时钟上升沿,Q发生变化,同时RCK上升沿时,D锁存器输入端不是也变化么,这时候QA 可能不是你期待的值

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出0入0汤圆

 楼主| 发表于 2018-12-24 18:41:48 | 显示全部楼层
polarbear 发表于 2018-12-24 18:22
HC595的结构是这样的哦
                CP 移位时钟上升沿,Q发生变化,同时RCK上升沿时,D锁存器输入端不是也变化么, ...

你看看下图,74HC164 的移位时钟都是接在一起的,也是第一个D寄存器输出接至第二个寄存器输入,并没问题。

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出0入0汤圆

发表于 2018-12-24 18:53:04 | 显示全部楼层
alias 发表于 2018-12-24 18:06
早做了,否则也不敢说TI的RCLK是高位有效。

TI这不是坑人吗,他的74HC595数据手册上明明写的是RCLK上升沿有效

出0入0汤圆

 楼主| 发表于 2018-12-24 19:09:42 | 显示全部楼层
modbus 发表于 2018-12-24 18:53
TI这不是坑人吗,他的74HC595数据手册上明明写的是RCLK上升沿有效

RCLK上升沿有效,高位也有效(免费送的)。

出0入59汤圆

发表于 2018-12-24 19:13:03 | 显示全部楼层


我说的是 移位寄存器和锁存器的关系;

你说的是移位寄存器

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出0入59汤圆

发表于 2018-12-24 19:20:26 | 显示全部楼层


我看了ST 和TI 的手册, 时序图描述的移位时钟和锁存时钟均是反相的;     也就是说2个信号不能同时出现

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出0入0汤圆

 楼主| 发表于 2018-12-24 19:37:48 | 显示全部楼层
polarbear 发表于 2018-12-24 19:20
我看了ST 和TI 的手册, 时序图描述的移位时钟和锁存时钟均是反相的;     也就是说2个信号不能同时出现 ...

时序图描述的移位时钟和锁存时钟均是反相的,那是方便使用者容易明白芯片特性,并不是说明这2个信号不能同时出现。

我问问你,下图中 SCK 上升沿时,RCK 的"X" 是表示什么? 同样 RCK 上升沿时,SCK 的"X"又是什么?


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出0入59汤圆

发表于 2018-12-24 20:11:42 | 显示全部楼层
本帖最后由 polarbear 于 2018-12-24 20:12 编辑
alias 发表于 2018-12-24 19:37
时序图描述的移位时钟和锁存时钟均是反相的,那是方便使用者容易明白芯片特性,并不是说明这2个信号不能 ...


移位和锁存是2个动作呀,
那你怎样解决移位和锁存动作在同时发生时的,竞争问题?

出0入0汤圆

发表于 2018-12-24 21:04:26 | 显示全部楼层
楼主的问题是有些奇怪,好像移位寄存器到输出引脚之间没有缓存器。换个批次的芯片试试。

出0入0汤圆

 楼主| 发表于 2018-12-25 14:53:52 | 显示全部楼层
polarbear 发表于 2018-12-24 20:11
移位和锁存是2个动作呀,
那你怎样解决移位和锁存动作在同时发生时的,竞争问题? ...

移位和锁存须说是2个动作,但可以一步到位。HC595接至同一时钟下,那就是先锁存后移位。看起来好像有竞争问题,但当新数据出现在寄存器Q输出时,锁存动作也已完成,所以不出现竞争问题。

你可能仍然看不透HC595的移位和锁存寄存器,如接至同一时钟下,是等同一个二位移位寄存器。

在多个D形寄存器串联下(如74HC164),同一时钟,移位动作可以同步发生,不存在竞争问题。这是移位寄存器如何工作的基本原理,如有竞争出现,那世上99%的移位寄存器可以回家了。

出0入0汤圆

发表于 2018-12-25 16:08:11 | 显示全部楼层
樓主犯了一個迷思. 在HC595上的SRCLK和RCLK是兩條不同的路徑, 而HC164上只有一條. 在HC164裏的路徑會經過小心的處理, 保證每一級的延遲都是在可接受的範圍內, 從而也保證了它的功能會如所預期. 但在HC595上並沒有廠家有這樣的宣稱, 把SRCLK和RCLK接在一起並非這個晶片的預期用法, 所以也不會出現如樓主所希望的結果. 這次的Philip晶片有這樣的結果, 下一批就可能不同了. 樓主想像一下用FPGA來實現HC595就明白我的意思了.

出0入59汤圆

发表于 2018-12-25 16:38:40 | 显示全部楼层
本帖最后由 polarbear 于 2018-12-25 17:52 编辑
alias 发表于 2018-12-25 14:53
移位和锁存须说是2个动作,但可以一步到位。HC595接至同一时钟下,那就是先锁存后移位。看起来好像有竞争 ...


165 的移位寄存内部是主从结构的触发器,内部有2级的, 移位寄存器信号输入端信号移入 和信号输出端信号移出是由2个动作去完成的;  如时钟的下降沿把数据LOAD 入寄存器(第一级寄存器);  时钟的上升降沿把数据从寄存器(第1级)移位到(第2级寄存器);同时数据从第2级寄存器移出;

165的移位寄存绝对不是只有一级,也不是如你想的一个上升沿就完成了移位寄存器移入和移出的动作;   大学的数电主从出触发器有说这些内容,你可以翻翻

165和595 移位电路是一样的;

595 的移位寄存输出和锁存器间的问题是:一个是移位寄存器,一个是D锁存器,2个寄存器间的信号是直接连接,D锁存器上升沿直接就锁存, IC设计时压根就不考虑到你这种应用场景,加锁存器的目的就是要解决移位寄存器移位移位时QA-QH端口会出现信号乱翻转的问题,

一般都是数据移位完毕后,才发锁存信号的(需要你这样应用话,直接用HC164就好了);

移位寄存器时钟 SCK 上升沿时,移位寄存器的Q 端电平就会翻转, 你的锁存信号和SCK 连接在一起, 这时候D锁存器输入端信号同时翻转时, 锁存器输出就会出错;

有些IC 能用有些IC不能用取决于移位寄存器输出信号翻转时,信号的建立时间的长短, 如果建立时间比较长,那么D锁存器输出是对的,否则就出错;这个属于赌运气,不同批次的IC、不同的电压,温度下结果都可能不一样

你可以看看你的波形,所谓出问题的IC,在SCK上升沿出来时,QH'(移位寄存器输出)都是对的,只有锁存器输出结果不对,难道还不能说明问题么?

出0入0汤圆

 楼主| 发表于 2018-12-25 17:45:23 | 显示全部楼层
Jach 发表于 2018-12-25 16:08
樓主犯了一個迷思. 在HC595上的SRCLK和RCLK是兩條不同的路徑, 而HC164上只有一條. 在HC164裏的路徑會經過小 ...

>> 但在HC595上並沒有廠家有這樣的宣稱, 把SRCLK和RCLK接在一起並非這個晶片的預期用法

你以为把SRCLK和RCLK接在一起的做法,是我想出来的吗? 非也,它是芯片用法的一种。不上图想必你也会不服,请看图。

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出0入0汤圆

 楼主| 发表于 2018-12-25 17:52:07 | 显示全部楼层
polarbear 发表于 2018-12-25 16:38
165 的移位寄存内部是主从结构的触发器,内部有2级的, 移位寄存器信号输入端信号移入 和信号输出端信号 ...

我已尽了本人所知,给你解释为何不会出现竞争问题,但你不相信,我也没法。但我在楼上已贴出这是厂家给出的一种应用接法,你不服就找厂家理论去,而非指出我的接法有误。

出0入0汤圆

发表于 2018-12-25 19:08:48 | 显示全部楼层
595是两级锁存器,一个用于移位,一个用于输出,相当于前后台,后台准备数据,准备完毕,前台亮相。

出0入0汤圆

发表于 2018-12-25 19:30:21 | 显示全部楼层
alias 发表于 2018-12-25 17:45
>> 但在HC595上並沒有廠家有這樣的宣稱, 把SRCLK和RCLK接在一起並非這個晶片的預期用法

你以为把SRCLK和 ...

你这个估计是飞利浦特有用法吧,TI和ON的手册上都没有列出这种用法

出0入0汤圆

发表于 2018-12-25 19:52:32 | 显示全部楼层
看你20樓的貼圖, 確實是QH'在移位上有問題, 和延遲,竟爭都無關. 抱歉我上個貼子沒有說到點上. 只是很好奇, 怎麼聯級後這個問題就消失了? 你有什麼看法?

出0入0汤圆

发表于 2018-12-25 21:45:28 | 显示全部楼层
看了下Philips 和 Texas两家的手册, 移位时钟到锁存时钟的时间 Tsu, 两家的时间有一点点差别, TI的时间长一点点。

出0入0汤圆

 楼主| 发表于 2018-12-26 02:37:35 | 显示全部楼层
modbus 发表于 2018-12-25 19:30
你这个估计是飞利浦特有用法吧,TI和ON的手册上都没有列出这种用法

当然不是飞利浦特有用法,我多举四个例子吧,看图。 Diode/TI/Fairchild/SGS-Thomson.

OnSemi 没有明确列出,但时序图一样有应用表示。

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出0入0汤圆

 楼主| 发表于 2018-12-26 02:46:12 | 显示全部楼层
Jach 发表于 2018-12-25 19:52
看你20樓的貼圖, 確實是QH'在移位上有問題, 和延遲,竟爭都無關. 抱歉我上個貼子沒有說到點上. 只是很好奇,  ...

移位上完全没有問題, 聯級後便成了一个16位寄存器,由於输出 Qx 和内部的寄存器 Qx' 输出电平相同,所以問題就消失了。

出0入0汤圆

发表于 2018-12-26 09:15:44 | 显示全部楼层
受教了,受益良多

出0入0汤圆

发表于 2018-12-26 14:55:39 | 显示全部楼层
这东西都能用出毛病来,先移位,再锁存不就完了。SCK时钟线,SER数据线,RCK相当于CS。

出0入0汤圆

发表于 2018-12-26 15:54:53 | 显示全部楼层
alias 发表于 2018-12-26 02:46
移位上完全没有問題, 聯級後便成了一个16位寄存器,由於输出 Qx 和内部的寄存器 Qx' 输出电平相同,所以 ...

怎麼說QH'移位上沒問題? QH'應該和QG相同才是. 你在9樓的貼圖和14樓的回覆不都表明這點了嗎?

從你1樓的貼圖看, 錯誤都發生在級聯間(Q7->Q8). 第3張圖錯在Q8和Q7間沒有延遲, 第4張圖卻是Q8多延遲了一個周期. 很明顯輸出是不穩定的. 我的看法是 1)要麼TI並不支持SRCLK和RCLK接在一起的用法 2)或著你的CLK有Signal integrity問題. 用示波器檢查一下, 或者用HC14把它修整一下看看.

出0入0汤圆

 楼主| 发表于 2018-12-27 01:20:34 | 显示全部楼层
本帖最后由 alias 于 2018-12-27 14:47 编辑
Jach 发表于 2018-12-26 15:54
怎麼說QH'移位上沒問題? QH'應該和QG相同才是. 你在9樓的貼圖和14樓的回覆不都表明這點了嗎?

從你1樓的 ...


我1樓的貼圖, 第3張圖是NXP后接TI,錯在Q8和Q7間沒有延遲, 第4張圖是Ti后接NXP,但Q8多延遲了一個周期。

事实上芯片移位操作没有问题,只是TI使用了RS形寄存器(其它所有厂家无一例外的都使用D形寄存器)来作输出寄存器。结果是TI的RCLK是高位也有效,而不单独是上升沿有效。

由於TI的RCLK高位也有效,但移位操作只是上升沿有效,所以Q7便等同Q7'(移位后的Q6'),而不是Q6'。

出0入0汤圆

 楼主| 发表于 2019-1-6 10:21:28 | 显示全部楼层
本帖最后由 alias 于 2019-1-6 10:24 编辑

大家或有疑问,为什么要这样把移位及锁存时钟接到一起?

那是因为 DAT,移位及锁存时钟,皆由MCU来产生,分别进行要求MCU须使用更高的晶振频率。详情可参看以下帖子。

https://www.amobbs.com/thread-5705165-1-1.html

出0入0汤圆

发表于 2019-1-6 16:46:13 来自手机 | 显示全部楼层
学习一下。

出180入85汤圆

发表于 2019-1-10 09:14:20 | 显示全部楼层
带时钟控制的rs触发器,是不是就是d触发器?

出0入0汤圆

发表于 2019-1-10 09:42:51 | 显示全部楼层
我用NXP的,做了10K多的货,没发现问题。

出0入0汤圆

 楼主| 发表于 2019-1-10 10:03:53 | 显示全部楼层
yz_altang 发表于 2019-1-10 09:14
带时钟控制的rs触发器,是不是就是d触发器?

我认为不是,否则不就叫d触发器不成?

那应该是带”使能”端的rs触发器,而不是带时钟控制。当然D触发器亦有R及S端,但RS功能是随时执行的,与时钟上升下降沿无关。

出0入0汤圆

 楼主| 发表于 2019-1-10 10:11:09 | 显示全部楼层
woniu888 发表于 2019-1-10 09:42
我用NXP的,做了10K多的货,没发现问题。

上文已清楚说明,问题只有在以下情况下出现:

移位及锁存共用时钟及使用不同厂家的芯片极联。

出180入85汤圆

发表于 2019-1-10 14:03:20 | 显示全部楼层
alias 发表于 2019-1-10 10:03
我认为不是,否则不就叫d触发器不成?

那应该是带”使能”端的rs触发器,而不是带时钟控制。当然D触发器 ...

ti的手册里写的是d触发器

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出0入0汤圆

 楼主| 发表于 2019-1-10 15:30:12 | 显示全部楼层
yz_altang 发表于 2019-1-10 14:03
ti的手册里写的是d触发器

如果实情真如TI文档所述,这帖子就不会存在了。我对其它厂家芯片的同样测试,皆与文档符合,独TI出现问题。

这是我单方发现的,欢迎提出新实测结果来推翻。我不能肯定我手上刻有TI标志的芯片真是TI所出,所以你大有可能证明我是错的,就看你或其它人愿不愿意去做实验。

其实TI的特别情况,在某些情况下反是“优点”,能让设计者做一些其它HC595不能做的事情,就看你怎样看待它。

出0入57汤圆

发表于 2019-1-11 16:25:06 | 显示全部楼层
看来就是TI芯片的BUG了?

出0入0汤圆

 楼主| 发表于 2019-1-15 12:14:16 | 显示全部楼层
上文说了,非常罕见的情况下才出现,或许有其它人发现的比我早,但网上并没提及。如果有其它人测试确实,我就可以提问TI公司了。

出0入0汤圆

发表于 2019-2-26 16:22:59 | 显示全部楼层
是要问一个明白 还是要装作糊涂

出0入0汤圆

发表于 2019-2-27 17:33:23 | 显示全部楼层
TI的SN74HC595时序图

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出0入0汤圆

发表于 2019-2-27 17:40:59 | 显示全部楼层
不同厂家的门电路导通延时时间不一样

出0入42汤圆

发表于 2021-2-24 15:41:29 | 显示全部楼层

整个器件的触发器,时钟接一起都可以,就成了一个8列,2行的移位寄存器。

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