【求助】DDR3数据错误问题

ordman

最近一个FPGA项目设计使用2颗16bit DDR3组成32bit，支持两个CS。
使用CS0，搭配两颗512MB颗粒组成1GB容量；使用CS0和CS1，搭配两颗1GB颗粒组成2GB容量。
做内存测试：全写0x00、0xFF、0x55、0xAA、随机数等pattern，先全容量写入，再读回比较：
400MHZ clock（DDR800）下， 1GB和2GB容量都测试正常；
800MHZ clock（DDR1600）下， 1GB容量测试正常。2GB在0xFF下发生有规律错误，其他数据pattern正常。
错误现象：
2GB的低地址1GB（CS0）空间正常，高地址1GB（CS1）空间发生错误。有部分地址写入0xFFFFFFFF，读取回来是0xFFBFFFFF，大部分错误发生在这个bit。
对错误的地址单独一次写入和读取0xFFFFFFFF正常。
对应PCB检查这组8bit走线，发生错误的bit线等长误差不是最大的，都在合理范围。

请各位坛友帮忙分析，给点建议。

wye11083

fpga地址要走等长，不能链式。

ordman

wye11083 发表于 2019-5-23 15:24
fpga地址要走等长，不能链式。

fpga出的地址线走一个T点，分别接到两颗芯片引脚，有等长。
数据线按8bit+DQSN/P接入FPGA一个bank的同一个byteline+DQS，也等长设计。
512MB的只有1个CS，1GB的有CS0和CS1两个，不管是CS0还是CS1，地址线和数据线都是一样的。我就不明白为什么只在CS1上发生错误？

wye11083

ordman 发表于 2019-5-23 15:30
fpga出的地址线走一个T点，分别接到两颗芯片引脚，有等长。
数据线按8bit+DQSN/P接入FPGA一个bank的同一 ...

你重新生成控制器吧。1gb和2gb芯片参数不一样，时序有差异，会导致数据还没写进去或没读好。你可以用1600时序读写800，但是不能用800时序读写1600！！！

t3486784401

对于出错的位置多次读取，可以把故障范围缩小一半：写入vs读取

ordman

wye11083 发表于 2019-5-23 15:33
你重新生成控制器吧。1gb和2gb芯片参数不一样，时序有差异，会导致数据还没写进去或没读好。你可以用1600 ...

FPGA里面有配置400M和800M下DDR的各种参数。
参数还是很多，不能确定是那个参数导致这个错误。

ordman

t3486784401 发表于 2019-5-23 15:45
对于出错的位置多次读取，可以把故障范围缩小一半：写入vs读取

现在测试已经修改，只测试高地址1GB空间。
错误稳定重现。

t3486784401

ordman 发表于 2019-5-23 15:51
现在测试已经修改，只测试高地址1GB空间。
错误稳定重现。

我的意思是，更改下测试流程：同一个地址1次写入+N次读取。
如果读取间稳定（全对或全同错），说明问题出现在写入时序；反之连读取都有毛病。

话说没做过FPGA，直觉觉着需要缩小问题的可能范围

幸福的鱼

可以先用软件自带的ddr ip核工程进行回环测试，排除硬件的问题

ordman

打开动态ODT功能后这个问题已经解决。
只是低1G空间没有这个问题，高1G空间才发生。调试走了很多弯路。

liaoliaoliao123

请问 楼主 有没有搞过激光测距