有没有可以调整总线某个信号相位延迟的器件?

momo_li · 发表于 2019-9-28 11:41:26

最近准备做个小玩意, 使用的是并行总线,器件的时序是硬件生成的, 目前是器件生成的这个时序,时钟和数据的边缘距离有点近,
在传输的过程中,经过其他的逻辑器件之后,导致时钟和数据的相位错位了.这样产生了通信错误. 所以,目的就是将时钟的边缘和数据的中心对齐.
目前总线两端的时序是没办法通过软件调整了,只能是想办法在总线传输的过程中调整,
总线的速度是130M左右,调整器件的分度值最好能到1ns以下,几个ns的分度的话基本上就不能用了. 器件和调整的方法越简单越好,封装最好是SC70之类的小封装,手工焊接,bga不好搞,qfn也是发愁...

1a2b3c · 发表于 2019-9-28 11:50:16

理论上就是名词“延迟线” 但是你是微调，那就随便加些门电路呗，这个只能是所谓的调了，还有就是走线走长点短点，高速pcb走线要等长不就是为了这个嘛

momo_li · 发表于 2019-9-28 11:53:28

1a2b3c 发表于 2019-9-28 11:50
理论上就是名词“延迟线” 但是你是微调，那就随便加些门电路呗，这个只能是所谓的调了，还有就是走线走长 ...

门电路的延迟太高,一般最快也要几个ns,
这个频率,通过等长调节又有点太慢了,可能需要把线画的特别长,而且还不好调整

momo_li · 发表于 2019-9-28 11:57:20

这个频率波长基本上两米左右,通过线不等长来调整几乎不可能, 一般的逻辑器件门,最快的也要几个ns,也是不能用.....
见识还是太少,遇到点问题就捉急....

castiello · 发表于 2019-9-28 12:05:01

串电阻

wye11083 · 发表于 2019-9-28 12:48:22

castiello 发表于 2019-9-28 12:05
串电阻

哈哈，这才是正解。电阻＋走线等效电容可以大幅降低边沿摆率，对信号做延时。只是得实际测量，而且会随温湿度有所漂移。

gongxd · 发表于 2019-9-28 13:03:22

加阻容，几p，几欧

momo_li · 发表于 2019-9-28 16:40:52

wye11083 发表于 2019-9-28 12:48
哈哈，这才是正解。电阻＋走线等效电容可以大幅降低边沿摆率，对信号做延时。只是得实际测量，而且会随温 ...

是的,阻容恐怕是最简单的方式了, 温飘到应该不是大问题, 低容值的电容一般温飘都不大, 就算飘也不会超过本身的容值.
只要是RC会使得上升下降沿的摆率降低, 幅值降低 ,关键是这个估计只能小范围调节, 想要调节的多,就需要大的RC ,到时候直接把波给捋平了,那就尴尬了.

wye11083 · 发表于 2019-9-28 17:01:03

momo_li 发表于 2019-9-28 16:40
是的,阻容恐怕是最简单的方式了, 温飘到应该不是大问题, 低容值的电容一般温飘都不大, 就算飘也不会超过 ...

100MHz下串51R都没问题的。只是摆率会下降到0.3V/ns左右，LVCMOS18勉强能工作（以前这么干过，误码率

）

ziruo2002ab · 发表于 2019-9-28 17:47:35

momo_li 发表于 2019-9-28 11:57
这个频率波长基本上两米左右,通过线不等长来调整几乎不可能, 一般的逻辑器件门,最快的也要几个ns,也是不能 ...

你这个有点误解了吧？波长跟传播延时有什么关系，没有的！
如果你的时序是固定的（按照你的描述应该是），那么20cm/1ns的pcb走线延时可以是你可以利用的东西

momo_li · 发表于 2019-9-28 18:27:09

ziruo2002ab 发表于 2019-9-28 17:47
你这个有点误解了吧？波长跟传播延时有什么关系，没有的！
如果你的时序是固定的（按照你的描述应该是） ...

是啊，这样调整，线太长了，不现实，

zxq6 · 发表于 2019-9-28 18:56:24

wye11083 发表于 2019-9-28 17:01
100MHz下串51R都没问题的。只是摆率会下降到0.3V/ns左右，LVCMOS18勉强能工作（以前这么干过，误码率{:fu ...

意思是不是说ddr3,533频率，如果中间串电阻，是一个糟糕的想法？

wye11083 · 发表于 2019-9-28 18:59:04

zxq6 发表于 2019-9-28 18:56
意思是不是说ddr3,533频率，如果中间串电阻，是一个糟糕的想法？

摆率和vpp，大叔。ddr3的摆幅差不多是＋－150mv的样子，即300mv vpp，dimm条上面串的有个15r小电阻的。而且sstl15 i/ii驱动电流8ma/16ma左右，足够了。

castiello · 发表于 2019-9-29 08:39:57

COMS输入高阻，相当于一个小电容，串电阻相当于底通滤波，有效减小振铃，另外在底通滤波器的时候会对相位有影响，即延迟

momo_li · 发表于 2019-9-29 08:53:55

castiello 发表于 2019-9-29 08:39
COMS输入高阻，相当于一个小电容，串电阻相当于底通滤波，有效减小振铃，另外在底通滤波器的时候会对相位有 ...

一般门电路都有输出阻抗,几十欧姆,输入阻抗一般非常大兆欧级别 ,我觉得可以忽略, 总线增加电容即可调整相位,只不过电容太小没啥效果,电容太大会导致数字波形被滤平, 低电平下不去,高电平上不来,

tomzbj · 发表于 2019-9-29 09:21:30

本帖最后由 tomzbj 于 2019-9-29 09:22 编辑

加个74LV08, 四个门串联, 加几个0R电阻来控制把其中几个门短路掉
单个门的tpd典型值2.6ns, 还算合适吧?

要体积小的话也可以用74LVC2G08和1G08, 再加RC来精细调整.

momo_li · 发表于 2019-9-29 09:33:10

tomzbj 发表于 2019-9-29 09:21
加个74LV08, 四个门串联, 加几个0R电阻来控制把其中几个门短路掉
单个门的tpd典型值2.6ns, 还算合适吧?

我找到了皮秒级别的比较器, 这个用来调节限制虽然多了些, 调节的分度还是比较细的, 就是价格感人, 近期有时间准备开始弄弄. 或者就直接RC 就看接收接口的电压门限了.
130M的总线, 每周期只有7.7ns, 加上边沿跳变时间什么的 ,调整的空间实在不大, 2个ns估计也就是两次调节的机会.

castiello · 发表于 2019-9-29 09:43:19

momo_li 发表于 2019-9-29 08:53
一般门电路都有输出阻抗,几十欧姆,输入阻抗一般非常大兆欧级别 ,我觉得可以忽略, 总线增加电容即可调整相 ...

门电路输出电阻很小的，因为要提供驱动能力，所以基本接近于电源

myxiaonia · 发表于 2019-9-29 11:18:58

你这个小玩意需要的知识点不简单啊

momo_li · 发表于 2019-9-29 11:42:24

myxiaonia 发表于 2019-9-29 11:18
你这个小玩意需要的知识点不简单啊

玩嘛，太简单的东西直接就能买现成的，所以也就不需要跑着来问啦。安森美的fst系列缓冲器，延迟0.25ns，这东西，较真找起来还不少

yz_altang · 发表于 2019-9-29 11:43:17

10pf 电容

有没有可以调整总线某个信号相位延迟的器件?

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