能否给LTDC_Clock_Set函数加个注释，说明一下PCLK频率计算方式

bias

或者解释一下LTDC PCLK频率分频的计算方式吧，规格书和数据手册里面没有找到
不知道现在是怎么计算的,LCDPLL配置寄存器（RCC_LCD_PLLCFGR）描述也很茫然

类似这种能知道怎么计算PCLK频率的说明:
//Fvco=Fin*pllsain;
//Fdclk=Fvco/pllsair/2*2^pllsaidivr=Fin*pllsain/pllsair/2*2^pllsaidivr;
//Fvco:VCO频率
//Fin:输入时钟频率一般为1Mhz(来自系统时钟PLLM分频后的时钟,见时钟树图)
//pllsain:SAI时钟倍频系数N,取值范围:50~432,实际取值192~432.CubeMX中要求经过pllsain后的输出频率应该在192~432Mhz之间(包含192和432)
//pllsair:SAI时钟的分频系数R,取值范围:2~7
//pllsaidivr:LCD时钟分频系数,取值范围:0~3,对应分频2~16
//假设:外部晶振为25M,pllm=25的时候,Fin=1Mhz.
//例如:要得到20M的LTDC时钟,则可以设置:pllsain=400,pllsair=5,pllsaidivr=1
//Fdclk=1*400/5/(2*2^1)=400/20=20Mhz
//返回值:0,成功;1,失败。



谢谢