FPGA生成DDS正弦波高频谐波滤不干净的问题

18501501628 · 发表于 2020-2-16 14:06:42

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castiello · 发表于 2020-2-16 14:12:27

运放输出串47欧电阻

lcw_swust · 发表于 2020-2-16 15:29:58

本帖最后由 lcw_swust 于 2020-2-16 15:35 编辑

能否将FPGA的时钟频率尽量降低，查一下看究竟是FPGA正弦波形表的问题还是运放的自激？
还有个办法是FPGA输出接R-2R网络代替DAC。

还有那个运放，一般IN+对地加个小电容、IN－对OUT加个小电容，也能起到滤波作用。

hugohehuan · 发表于 2020-2-16 16:03:33

这种在滤波器阻带内还能发现明显的噪声的，一般要么是地平面不干净，要么是测量环路收到干扰。
建议找个频谱仪测，用示波器基本没有任何分析的可能。

nokia007 · 发表于 2020-2-16 17:46:53

这个不像是滤波器的锅，上频谱分析仪确认一下。可以关注一下电源以及测量手段。

一天的蓝 · 发表于 2020-2-16 17:48:59

地的问题吧，探头用50欧，测一下几个关键位置；滤波器用差分形式会好一些

whxiaowang · 发表于 2020-2-16 18:03:37

频谱仪看杂波成分吧

雨醉江南 · 发表于 2020-2-16 18:11:44

看一下电源的谐波成分吧，不一定是电路问题

zxq7 · 发表于 2020-2-16 20:31:06

会不会死去偶不够？

NJ8888 · 发表于 2020-2-16 20:41:49

用示波器频谱功能看，然后把dac时钟降5--10倍，再看频谱，如果频谱中非期望杂波跟着降低，那可能你DAC表等因素，如果杂波在原来频点，那就查运放，重点是电源，必要时运放可以考虑压缩带宽降低高频增益

huangqi412 · 发表于 2020-2-16 20:42:25

很可能是干扰把。软件问题概率估计很小。

xyz.543 · 发表于 2020-2-17 10:02:22

可试着将那 LC 滤波接到运放前看看。

dellric · 发表于 2020-2-17 11:29:42

数据输出的时序不整齐，建议用反相时钟给D触发器，把输出的数据再锁一次看看。如果变差，就是你的正弦表有问题。如果变好，就是你的时序问题。

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