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ZYNQ同时使用4个HP口读写挂死问题

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出0入0汤圆

发表于 2020-2-24 21:42:54 | 显示全部楼层 |阅读模式
zynq mpsoc中同时使用了四个HP口,设计了自定义AXI DMA读、写IP,AXI总线时钟333MHz,位宽128bit,每个HP口各分配了AXI DMA读写模块,调试发现只有HP0和HP3读写正常,而HP1和HP2口读写数据异常,似乎是挂死了,有什么办法解决吗?

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出0入442汤圆

发表于 2020-2-24 21:57:17 | 显示全部楼层
XILINX的AXI使用自定义IP时要注意,AR/R/AW/W/B信号需要全部能并行化,否则必须卡死在某个临界条件上。

出0入22汤圆

发表于 2020-2-24 22:14:13 来自手机 | 显示全部楼层
mpsoc的总线可以跑333m了啊,z7000才100

出0入0汤圆

 楼主| 发表于 2020-2-24 22:16:03 | 显示全部楼层
wye11083 发表于 2020-2-24 21:57
XILINX的AXI使用自定义IP时要注意,AR/R/AW/W/B信号需要全部能并行化,否则必须卡死在某个临界条件上。{:sw ...

AR/R/AW/W/B信号需要全部并行化是啥意思,我问了其他朋友说是要把不同HP口对应的AXI DMA读写IP的AWID、ARID、WID填写不同的ID值?

出0入0汤圆

 楼主| 发表于 2020-2-24 22:16:54 | 显示全部楼层
zxq6 发表于 2020-2-24 22:14
mpsoc的总线可以跑333m了啊,z7000才100

MPSOC的AXI时钟最大可以跑333M

出0入442汤圆

发表于 2020-2-24 22:51:13 来自手机 | 显示全部楼层
lpandadp 发表于 2020-2-24 22:16
AR/R/AW/W/B信号需要全部并行化是啥意思,我问了其他朋友说是要把不同HP口对应的AXI DMA读写IP的AWID、AR ...

五个部分必须并行化,可以有相互依赖,但不能有任何潜在死锁。你可以仿真跑一下mig和mcb看看会不会卡死。

出0入0汤圆

发表于 2020-2-25 00:28:38 来自手机 | 显示全部楼层
理论上算,如果是zcu102板卡,受限于架构的设计个带宽的限制,hp口最大的带宽大约10GB/s。所以如果四个hp口,基本上150M的时钟频率就已经到极限了,再往上提高频率已经饱和了,不会增加带宽,楼主是否考虑下把时钟从333M降下来试试。
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