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4层PCB 导出后缺失第三层?

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出340入0汤圆

发表于 2020-6-26 16:39:57 | 显示全部楼层 |阅读模式
本帖最后由 ajfan 于 2020-6-26 16:42 编辑

第一次尝试4层PCB,protel 中画图及显示图层等均正常,导出PCB文件再导入发现缺失第三层(第三层和第一层重叠在一起了),是我对应设置问题么?图发给JLC,被退回来了

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如果想吃一顿饺子,就得从冰箱里取出肉,剁馅儿,倒面粉、揉面、醒面,擀成皮儿,下锅……
一整个繁琐流程,就是为了出锅时那一嘴滚烫流油的热饺子。

如果这个过程,禁不住饿,零食下肚了,饺子出锅时也就不香了……《非诚勿扰3》

出0入0汤圆

发表于 2020-6-26 16:54:38 | 显示全部楼层
看一下你的
layer stack manager

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出0入0汤圆

发表于 2020-6-26 16:58:27 | 显示全部楼层
可以上传源文件让他们帮忙导出的

出340入0汤圆

 楼主| 发表于 2020-6-26 17:17:41 | 显示全部楼层
谢谢楼上,查看了下,原图是有4层的,导出后再导入只有3层了,Protel装的是汉化过的,有什么办法能正确导出然后送出制版么?

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出0入31汤圆

发表于 2020-6-26 17:43:28 | 显示全部楼层
改一下层名?

出340入0汤圆

 楼主| 发表于 2020-6-26 20:24:53 | 显示全部楼层
直接把源PCB文件(不使用Protel的导出功能)给到JLC了,看是否能通过审核。
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