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回复: 17

有没有坛友用过开源的DDR3控制器软核,可否推荐一下

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出10入12汤圆

发表于 2021-3-14 20:53:11 | 显示全部楼层 |阅读模式
有客户手上有一批Cyclone 4的FPGA芯片和DDR3芯片,想做项目消化掉,但是Altera官方的DDR3控制器是不支持Cyclone 4的,所以考虑用第三方的DDR3控制器
速度慢点没关系,能用就行,有没有坛友用过第三方的DDR3控制器软核,请大家推荐一下,非常感谢!
(11534923)

出0入10汤圆

发表于 2021-3-14 21:41:37 | 显示全部楼层
CYCLONE 4和DDR3是哪个料?贴出来看看,或许我能帮你消耗掉
(11533609)

出10入12汤圆

 楼主| 发表于 2021-3-14 22:03:31 | 显示全部楼层
AndreZheng 发表于 2021-3-14 21:41
CYCLONE 4和DDR3是哪个料?贴出来看看,或许我能帮你消耗掉

FPGA : EP4CE6F17C8
DDR3 : NT5CB64M16FP-DH
数量几百K,拆机料
(11533375)

出0入10汤圆

发表于 2021-3-14 22:07:25 | 显示全部楼层
xxdd 发表于 2021-3-14 22:03
FPGA : EP4CE6F17C8
DDR3 : NT5CB64M16FP-DH
数量几百K,拆机料

容量有点点小,我这边没法消耗,要是有15K以上 LE就好了
(11531245)

出0入0汤圆

发表于 2021-3-14 22:42:55 | 显示全部楼层
对DDR3 : NT5CB64M16FP-DH  有意, 您站内信和我聊聊
(11530770)

出10入12汤圆

 楼主| 发表于 2021-3-14 22:50:50 | 显示全部楼层
AndreZheng 发表于 2021-3-14 22:07
容量有点点小,我这边没法消耗,要是有15K以上 LE就好了

4CE6其实就是4CE10,10K LE
你优化一下设计,做进4CE10里,可以大幅降低成本
(11530480)

出0入22汤圆

发表于 2021-3-14 22:55:40 来自手机 | 显示全部楼层
xxdd 发表于 2021-3-14 22:50
4CE6其实就是4CE10,10K LE
你优化一下设计,做进4CE10里,可以大幅降低成本

能够将10的程序装进去?
(11529542)

出10入12汤圆

 楼主| 发表于 2021-3-14 23:11:18 | 显示全部楼层
zxq6 发表于 2021-3-14 22:55
能够将10的程序装进去?

那当然,全行业都是这样用的
本来就是同一个芯片,只是丝印不同
(11529019)

出0入20汤圆

发表于 2021-3-14 23:20:01 来自手机 | 显示全部楼层
速度慢点是多慢?。。ddr3-192算不算慢?16bit能跑到300mb/s以上带宽吧(burst=32)。可以用于图像缓存,不适用于随机读写,效率太差了,burst=1时只有10mb/s带宽。资源的话32bit我记得是700lut,16bit是500左右。

说实话,这个ip核就是给没有ddr3控制器和sstl电平用的低速低功耗控制器,不支持所有leveling和dll on,延迟是预先算好的,窗口也是预先算好的,会挑芯片(hold time有要求)。
(11527624)

出10入12汤圆

 楼主| 发表于 2021-3-14 23:43:16 | 显示全部楼层
wye11083 发表于 2021-3-14 23:20
速度慢点是多慢?。。ddr3-192算不算慢?16bit能跑到300mb/s以上带宽吧(burst=32)。可以用于图像缓存,不 ...

大神,您好!
我就是做图像缓存的,没有随机读写
项目功能是图像帧率倍频,FHD 60HZ LVDS进,FHD 120Hz LVDS出,LVDS像素时钟是75MHz,带宽算下来就是75Mhz*48bit+75Mhz*96bit=10.8gbit/s
FPGA芯片是EP4CE10F17C8,您觉得挂两颗DDR3,能否达到这个带宽需求呢
另外,如果您做过这种简化的DDR3控制器的话,可否以IP形式给我使用呢?
(11527415)

出0入20汤圆

发表于 2021-3-14 23:46:45 来自手机 | 显示全部楼层
你这带宽太高了,我这种ulp软核跑不了,除非你自己写ddr3-667~800的软核了(主要是read leveling,要做动态idelay)。

此外带宽要打6折来评估,你这起码得2gb/s,所以用我这软核。。你得64bit勉强打住了。所以你还得自己想办法喽,我现在为了达成500mb/s都堆了32bit的ddr3,跑96mhz
(11494960)

出0入0汤圆

发表于 2021-3-15 08:47:40 来自手机 | 显示全部楼层
opencores找找
(11494191)

出10入12汤圆

 楼主| 发表于 2021-3-15 09:00:29 | 显示全部楼层
wye11083 发表于 2021-3-14 23:46
你这带宽太高了,我这种ulp软核跑不了,除非你自己写ddr3-667~800的软核了(主要是read leveling,要做动态 ...

挂两颗拼成32bit够用的话,还可以,最多拼成48bit,刚好是24的整数倍,如果要挂4颗,引脚都不够了
关于带宽这块,您觉得还有没有优化空间吗?
据我所知,Altera的Cyclone IV E都没有IDELAY这种功能,这还有办法做read write leveling吗?
挂3颗,您觉得有没有希望实现?
(11493463)

出0入0汤圆

发表于 2021-3-15 09:12:37 | 显示全部楼层
对 EP4CE6F17C8有意, 您站内信和我聊聊
(11490096)

出0入20汤圆

发表于 2021-3-15 10:08:44 | 显示全部楼层
xxdd 发表于 2021-3-15 09:00
挂两颗拼成32bit够用的话,还可以,最多拼成48bit,刚好是24的整数倍,如果要挂4颗,引脚都不够了
关于带 ...

idelay应该有啊。你仔细看看芯片手册。挂3颗48bit可以是可以,只是你怎么寻址?。。。只能作为图像缓存用了。而且48bit的DDR3-200不快,理论上可以跑到DDR3-266,带宽也只有1.3GB/s(burst=32),时序需要做PLL相位调整,再高就只能最低607Mbps了(下限)。
(11488076)

出10入12汤圆

 楼主| 发表于 2021-3-15 10:42:24 | 显示全部楼层
wye11083 发表于 2021-3-15 10:08
idelay应该有啊。你仔细看看芯片手册。挂3颗48bit可以是可以,只是你怎么寻址?。。。只能作为图像缓存用 ...

就是3颗DDR并联成48bit,一个地址寻48bit,lvds解码过来的数据刚好是48bit的并行数据+同步信号h_syn v_syn de,输出解码前的数据是96bit+同步信号h_syn v_syn de,用48bit DDR位宽是最简单的
如用32bit或64bit反倒需要做额外的位宽转换,你有没有兴趣帮我做这个IP,赚点辛苦钱?
我这方面经验太少了,能力不足
(11487065)

出0入20汤圆

发表于 2021-3-15 10:59:15 来自手机 | 显示全部楼层
xxdd 发表于 2021-3-15 10:42
就是3颗DDR并联成48bit,一个地址寻48bit,lvds解码过来的数据刚好是48bit的并行数据+同步信号h_syn v_sy ...

你想折腾我可以发上来,然后你自己移植iddr和oddr模块就行。时钟的话要2个,io可以sstl也可以lvcmos,反正速度低。走flyby的话ddr尽量紧挨着,vtt可以拉可以不拉,但是ck/dqs必须拉100r终端电阻(dll off下odt不能用)。难点在于48bit的ddr3用4层我估计你拉不出来,虽说dll off模式可以随便怼,但是4层acmd真不一定能顺出来。
(11483150)

出10入12汤圆

 楼主| 发表于 2021-3-15 12:04:30 | 显示全部楼层
wye11083 发表于 2021-3-15 10:59
你想折腾我可以发上来,然后你自己移植iddr和oddr模块就行。时钟的话要2个,io可以sstl也可以lvcmos,反 ...

那样的话,麻烦您分享一下吧,我尝试挑战挑战
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