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FPGA进行高速GTP收发如两边晶振频率有细微差别,会丢数据吗?

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(9959838)

出0入66汤圆

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发表于 2021-4-12 09:48:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
如果  两块板子  一块GTP 发送   一块GTP 接收,   两块板子同样都是用的相同频率的晶振 ,但是晶振受温度和工艺影响肯定会细微的频率区别
这种情况下理论上 肯定会丢数据,  FPGA 内部有解决的机制吗? 或者这部分问题要如何去解决呢
(9959454)

出0入20汤圆

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发表于 2021-4-12 09:55:05 来自手机 | 只看该作者
只要你别设太大的tlp。pcie上限512字节。在这个范围内可以容忍1500ppm以上的偏差fifo也不会爆。或者内部fifo时钟再快点。
(9959113)

出0入66汤圆

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 楼主| 发表于 2021-4-12 10:00:46 | 只看该作者
wye11083 发表于 2021-4-12 09:55
只要你别设太大的tlp。pcie上限512字节。在这个范围内可以容忍1500ppm以上的偏差fifo也不会爆。或者内部fif ...


应用场合 类似于  自定义的SDI 通讯 就像光纤一样

刚查到了  好像XILINX GTP 内部自带一个 缓冲器来解决这个问题
FPGA 确实考虑的蛮全的
就是不知道这部分功能是配置好后就不用去管了,还是说需要手动去写 这部分发送K码和接收缓冲接收和删除K 码的功能

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(9955343)

出0入20汤圆

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发表于 2021-4-12 11:03:36 来自手机 | 只看该作者
ackyee 发表于 2021-4-12 10:00
应用场合 类似于  自定义的SDI 通讯 就像光纤一样

刚查到了  好像XILINX GTP 内部自带一个 缓冲器来解决 ...

国人瞎j8写。k码是控制用的,不能丢!gtx会自动插入特定的空码(查手册)。丢了k码还玩个蛋。那个缓冲器是用于时序控制的,很小。你仔细看ug。怕丢数据就给个快点的userclk收。
(9160240)

出0入0汤圆

5
发表于 2021-4-21 15:55:19 | 只看该作者
一般50ppm的晶振足够了
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