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verilog语句 assign Y= flag?(en?1'bz:a):1'b0;怎么转为vhdl

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(6120953)

出0入0汤圆

发表于 2021-5-19 18:35:18 | 显示全部楼层 |阅读模式
verilog 如下:
assign Y= flag?(en?1'bz:a):1'b0;
这个逻辑用VHDL如何描述呢
(6108819)

出0入0汤圆

发表于 2021-5-19 21:57:32 | 显示全部楼层
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity verilogtovhdl is

port
(
        flag        :        in                std_logic;
        en                :        in                std_logic;
        a                :        in                std_logic;
        Y                :        out                std_logic

);
end verilogtovhdl;

architecture behave of verilogtovhdl is
begin
        process(flag,en,a)
                begin       
                if flag = '1' then               
                        if en = '1' then               
                                Y <= 'Z';                       
                        else                               
                                Y <= a;                               
                        end if;               
                else                               
                        Y <= '0';
                end if;
                end process;
end behave;

(6108452)

出0入0汤圆

发表于 2021-5-19 22:03:39 | 显示全部楼层
语法本身应该没有问题,你看看组合逻辑是否满足你项目需要?我用两个FPGA的开发软件,单独语法检测是通过的




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(6068823)

出0入66汤圆

发表于 2021-5-20 09:04:08 | 显示全部楼层
用VERILOG 吧  XILINX 的参考代码都是VERILOG  身边也没人用VHDL了
(5894638)

出0入0汤圆

 楼主| 发表于 2021-5-22 09:27:13 | 显示全部楼层
ackyee 发表于 2021-5-20 09:04
用VERILOG 吧  XILINX 的参考代码都是VERILOG  身边也没人用VHDL了

老板用的VHDL
(5894613)

出0入0汤圆

 楼主| 发表于 2021-5-22 09:27:38 | 显示全部楼层
bj232 发表于 2021-5-19 22:03
语法本身应该没有问题,你看看组合逻辑是否满足你项目需要?我用两个FPGA的开发软件,单独语法检测是通过的 ...

好的,谢谢
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