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[求助]请问FPGA源码有什么加密/扰码的方法吗?

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出0入0汤圆

发表于 2021-8-6 10:16:19 | 显示全部楼层 |阅读模式
有些verilog代码需要给别人,但是希望他们别那么容易推出这些代码实现的原理,想加密或者把信号扰码一下。

请问大佬们有没有好的verilog代码加密或对信号扰码办法?

阿莫论坛20周年了!感谢大家的支持与爱护!!

一只鸟敢站在脆弱的枝条上歇脚,它依仗的不是枝条不会断,而是自己有翅膀,会飞。

出0入25汤圆

发表于 2021-8-6 11:12:41 来自手机 | 显示全部楼层
prj 复杂吗?   如果要提供给别人。别人还是会看懂的。只是时间关系

出0入442汤圆

发表于 2021-8-6 11:13:24 来自手机 | 显示全部楼层
没有。。目前只能生成netlist,且名字都是可读的。。

xilinx你可以提供ngc或用synplify生成netlist再花上半天功夫手动混淆(基本是唯一的办法了)。

出0入17汤圆

发表于 2021-8-6 11:34:57 | 显示全部楼层
使用vivado加密用户ip
https://blog.csdn.net/weixin_46718879/article/details/105557017

官方文档
https://www.xilinx.com/support/d ... aging-custom-ip.pdf

出0入0汤圆

发表于 2021-8-6 12:03:22 | 显示全部楼层
VCS -Xman 参数可以做这个事

出0入71汤圆

发表于 2021-8-6 16:04:20 | 显示全部楼层
Verilog不加注释,已经很加密了,然后把变量改成a1,a2,a3,a4……,人类只能看到哭

出0入0汤圆

 楼主| 发表于 2021-9-14 16:19:28 | 显示全部楼层
dellric 发表于 2021-8-6 16:04
Verilog不加注释,已经很加密了,然后把变量改成a1,a2,a3,a4……,人类只能看到哭 ...

我就是要找这样的软件啊,自己看的代码还是要保留注释和格式的,输出的就转一下信号名就好,如果对方能力强,能看得懂,我也认。

出0入0汤圆

发表于 2021-9-14 16:59:27 | 显示全部楼层
合成成generic netlist(用 verilog logic operator 表示的 netlist),可以增加解讀困難用不會被平台限制。

出0入0汤圆

 楼主| 发表于 2022-4-3 17:25:02 | 显示全部楼层
jarodzz 发表于 2021-9-14 16:59
合成成generic netlist(用 verilog logic operator 表示的 netlist),可以增加解讀困難用不會被平台限制。 ...
(引用自8楼)

请问这个怎么操作呢?

出0入0汤圆

发表于 2022-4-4 21:32:29 | 显示全部楼层
initrd 发表于 2022-4-3 17:25
请问这个怎么操作呢?
(引用自9楼)

我以前是用design compiler(DC) 或 RTL compiler(RC) 弄出來的,這兩個tool是 IC design font-end 用的 synthesizer。
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