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如何将verilog语句正确的转为VHDL语句?

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出40入0汤圆

发表于 2021-11-19 09:41:49 | 显示全部楼层 |阅读模式
上一个帖子说标题不合格,重发一下:
verilog:           slv_reg0 <= {C_S_AXI_DATA_WIDTH{1'b0}};

相关定义:          C_S_AXI_DATA_WIDTH : integer := 32;
              signal slv_reg0 :std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);

直接转换成:slv_reg0 <= (others => '0'); 可以吗?
这样前提应该是把C_S_AXI_DATA_WIDTH 当成常量吧,有没有把这个当成变量的写法呢?


有没有一些verilog语句转为VHDL语句对照表的资料呢?

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出0入0汤圆

发表于 2021-11-22 17:04:19 | 显示全部楼层
https://cloud.tencent.com/developer/article/1528874
我没有用过,感觉反过来转换会难一些

出0入0汤圆

发表于 2021-11-23 13:33:02 | 显示全部楼层
有个工具叫x-hdl,转过以后稍微改一改就可以用了。
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