两块FPGA长距离通信如何保持两者之前的CLK信号不衰减

jsh560 · 发表于 2022-7-16 20:55:22

如题，想做两块FPGA长距离通信，距离可能有1.5M，FPGA之间通过自建频率的SPI模式，担心距离长，两者的CLK信号衰减，请问有什么方法防止信号减弱？谢谢、

prow · 发表于 2022-7-16 21:06:00

改成lvds信号传输

jsh560 · 发表于 2022-7-16 21:31:04

prow 发表于 2022-7-16 21:06
改成lvds信号传输
(引用自2楼)

数据线是用LVDS转换芯片，CLK就是不敢肯定，是否可以。你用过吗？

prow · 发表于 2022-7-16 21:41:20

jsh560 发表于 2022-7-16 21:31
数据线是用LVDS转换芯片，CLK就是不敢肯定，是否可以。你用过吗？
(引用自3楼)

肯定可以啊，经常这么用，用LVDS传图像，标准协议（Camera Link）或非标自定协议

jsh560 · 发表于 2022-7-16 22:03:06

prow 发表于 2022-7-16 21:41
肯定可以啊，经常这么用，用LVDS传图像，标准协议（Camera Link）或非标自定协议 ...
(引用自4楼)

还有个疑问没解决，FPGA之间的CLK信号是双向的，这个用LVDS如何实现？我所用的DS90LV047ATM，DS90LV048ATM是单向的，兄弟有没有什么法可以借鉴吗？谢谢

prow · 发表于 2022-7-16 22:08:50

jsh560 发表于 2022-7-16 22:03
还有个疑问没解决，FPGA之间的CLK信号是双向的，这个用LVDS如何实现？我所用的DS90LV047ATM，DS90LV048A ...
(引用自5楼)

CLK怎么能是双向的呢？肯定是单向的啊
你SPI通信的时候主机和从机都产生时钟？

jsh560 · 发表于 2022-7-16 22:12:13

prow 发表于 2022-7-16 22:08
CLK怎么能是双向的呢？肯定是单向的啊
你SPI通信的时候主机和从机都产生时钟？
...
(引用自6楼)

是的，这样可以吗？主从机各自产生时钟。作为发送数据方（主机）产生时钟。

ziruo2002ab · 发表于 2022-7-16 22:16:59

你的spi频率有多高？比特率有过高？若只有几MHz，那么洗洗睡了，不要担心什么衰减了

若担心信号完整性，那么做好阻抗匹配就OK

prow · 发表于 2022-7-16 22:23:33

jsh560 发表于 2022-7-16 22:12
是的，这样可以吗？主从机各自产生时钟。作为发送数据方（主机）产生时钟。 ...
(引用自7楼)

也可以，当成两个单向SPI，一共两组时钟、数据、使能信号，两个fpga各为主机

jsh560 · 发表于 2022-7-16 22:25:31

ziruo2002ab 发表于 2022-7-16 22:16
你的spi频率有多高？比特率有过高？若只有几MHz，那么洗洗睡了，不要担心什么衰减了

若担心信号完整性，那 ...
(引用自8楼)

“若只有几MHz，那么洗洗睡了，不要担心什么衰减了” 哦哦你的意思是直连？谢谢了晚安。

jsh560 · 发表于 2022-7-16 22:29:16

prow 发表于 2022-7-16 22:23
也可以，当成两个单向SPI，一共两组时钟、数据、使能信号，两个fpga各为主机 ...
(引用自9楼)

“”一共两组时钟、数据、使能信号，两个fpga各为主机” 设想是两块FPGA轮流替换成主从，从主机模式，数据线12条共用inout模式，使能信号两条，作为输入输出使能，时钟信号共用一根，现在就卡在时钟线的实现上。

ziruo2002ab · 发表于 2022-7-16 22:33:52

jsh560 发表于 2022-7-16 22:25
“若只有几MHz，那么洗洗睡了，不要担心什么衰减了” 哦哦你的意思是直连？谢谢了晚安。 ...
(引用自10楼)

在100MHz rg58的同轴线衰减大概是16dB，换算成1.5米，大概是0.2dB，换成电压衰减是2%的衰减，担心个啥

所以，pcb布板更要担心信号反射，也就是所谓的信号完整性

如果你所用的是常规spi，串个10MHz级别的clock，那根本不考虑衰减

相反，信号完整性：1.5米，大概是8ns，如果信号完整性没有做好，来回震荡个5、6次，那么就是50ns了，严重影响数字信号的传输

prow · 发表于 2022-7-16 22:37:32

jsh560 发表于 2022-7-16 22:29
“”一共两组时钟、数据、使能信号，两个fpga各为主机” 设想是两块FPGA轮流替换成主从，从主机模式， ...
(引用自11楼)

没搞懂你的需求，FPGA1的时钟、数据、使能信号能实现向FPGA2的单向通信；FPGA2的时钟、数据、使能信号能实现向FPGA1的单向通信
2组信号就能让两个fpga双向通信，为什么还要设置成inout呢

jsh560 · 发表于 2022-7-16 22:38:26

ziruo2002ab 发表于 2022-7-16 22:33
在100MHz rg58的同轴线衰减大概是16dB，换算成1.5米，大概是0.2dB，换成电压衰减是2%的衰减，担心个啥

...
(引用自12楼)

好的，虽然“100MHz rg58的同轴线衰减大概是16dB，换算成1.5米，大概是0.2dB，换成电压衰减是2%的衰减”这个我不懂，但在你们专家的指点分析下，我就放心了，谢谢。5个汤圆感谢

jsh560 · 发表于 2022-7-16 22:43:31

prow 发表于 2022-7-16 22:37
没搞懂你的需求，FPGA1的时钟、数据、使能信号能实现向FPGA2的单向通信；FPGA2的时钟、数据、使能信号能 ...
(引用自13楼)

为了节省12条芯片管脚资源，一主一从，FPGA1作为主机，clk由它产生，产生数据输出使能，FPGA2捕获到输入数据使能就作为从机接收信号。 FPGA2作为主机时以同样的方式发送数据， FPGA1作为从机接收数据。

prow · 发表于 2022-7-16 22:52:48

jsh560 发表于 2022-7-16 22:43
为了节省12条芯片管脚资源，一主一从，FPGA1作为主机，clk由它产生，产生数据输出使能，FPGA2捕获到输入 ...
(引用自15楼)

时钟可以只由fpga1单向输出，但两个fpga在接收的时候可能需要做些延迟调整

jsh560 · 发表于 2022-7-16 22:57:07

prow 发表于 2022-7-16 22:52
时钟可以只由fpga1单向输出，但两个fpga在接收的时候可能需要做些延迟调整 ...
(引用自16楼)

“但两个fpga在接收的时候可能需要做些延迟调整”这个没做过不了解，有没有网上资料可以借鉴的谢谢

ziruo2002ab · 发表于 2022-7-16 22:59:01

jsh560 发表于 2022-7-16 22:38
好的，虽然“100MHz rg58的同轴线衰减大概是16dB，换算成1.5米，大概是0.2dB，换成电压衰减是2%的衰减” ...
(引用自14楼)

事情没那么简单。 1.5米寄生电容大概是200pF，如果是10mA的驱动，那么rise要66ns，显然太长了。不止要考虑衰减，还要考虑普通io口的驱动能力。

楼主的应用我理解是什么意思了

这么操作：
fpga1 到fpga2
fpga1 clk1 ttl ->clk1 lvds --------------------------> lvds -> ttl fpga2
data1->data1 lvds
fpga1发送到fpga2的数据以锁存方式存储到fpga2，这样只需要一根clk一根data就全部解决问题，不需要并行口

一般spi速率很低，ttl速率达到100MHz近距离没有问题，整个线的瓶颈受限于ttl那个位置，那么这个spi传输100Mbps没有问题

除非你传输视频信号，那么每根data没有办法，只能用并行lvds

jsh560 · 发表于 2022-7-16 23:06:01

ziruo2002ab 发表于 2022-7-16 22:59
事情没那么简单。 1.5米寄生电容大概是200pF，如果是10mA的驱动，那么rise要66ns，显然太长了。不止要考 ...
(引用自18楼)

"事情没那么简单。 1.5米寄生电容大概是200pF，如果是10mA的驱动，那么rise要66ns，显然太长了。不止要考虑衰减，还要考虑普通io口的驱动能力。" 先前就是考虑驱动能力，想过用LVC245做TTL转换。提高驱动能力，但这样方案就复杂了。成本增加了。

prow · 发表于 2022-7-16 23:10:37

jsh560 发表于 2022-7-16 22:57
“但两个fpga在接收的时候可能需要做些延迟调整”这个没做过不了解，有没有网上资料可以借鉴的谢谢 ...
(引用自17楼)

啊，这。。。搞fpga的怎么能不知道信号调整时序呢
比如你程序里用到各种posedge，为什么能这么用呢？那是因为你用这个时钟采样的信号满足建立时间、保持时间，但如果信号与时钟的相位关系不满足建立时间、保持时间怎么办呢，你就不能简单的用posedge来采样，这样采样出来的也是错的。
调整时钟和信号相位关系的方法有很多，比如可以添加引脚或信号的约束影响布线来改变延时；高速串行lvds还可以用iodelay调整延时；mmcm能调整时钟相位等等

jsh560 · 发表于 2022-7-16 23:14:58

prow 发表于 2022-7-16 23:10
啊，这。。。搞fpga的怎么能不知道信号调整时序呢
比如你程序里用到各种posedge，为什么能这么用呢？那是 ...
(引用自20楼)

谢谢兄弟抬举（我不是专门从事FPGA的），方便私下认识你吗？向你请教下这个知识，FPGA只是我自学了半年，然后就自己用ARM+FPGA DIY了一个DDS，作为兴趣爱好，本着学习目的，这是自己想的一个方案，想做PLX9054+FPGA做PC与多个下位机通信的。方便留个你的联系方式吗？谢谢

prow · 发表于 2022-7-16 23:18:27

jsh560 发表于 2022-7-16 23:14
谢谢兄弟抬举（我不是专门从事FPGA的），方便私下认识你吗？向你请教下这个知识，FPGA只是我自学了半年 ...
(引用自21楼)

有问题发论坛就好了，论坛的大神都会回帖的
我都四五年没写FPGA程序了，FPGA都让同事来搞，太细了问我也白费

jsh560 · 发表于 2022-7-16 23:27:03

prow 发表于 2022-7-16 23:18
有问题发论坛就好了，论坛的大神都会回帖的
我都四五年没写FPGA程序了，FPGA都让同事来搞，太细了问我也 ...
(引用自22楼)

好的，谢谢

gzhuli · 发表于 2022-7-16 23:53:01

SPI本来就是单主多从总线，为什么非要两个FPGA都做主模式呢？

FPGA1做主机，FPGA2做从机，增加一个FPGA2 -> FPGA1的DRQ信号，当FPGA2需要主动往FPGA1发数据的时候拉低DRQ，FPGA1就开始发时钟读数据不就行了。

wye11083 · 发表于 2022-7-17 08:12:41

gzhuli 发表于 2022-7-16 23:53
SPI本来就是单主多从总线，为什么非要两个FPGA都做主模式呢？

FPGA1做主机，FPGA2做从机，增加一个FPGA2 - ...
(引用自24楼)

线太长，一端喂时钟另一段返回的信号会出问题。lz这应用必须lvds，否则走不了几mhz。

chxzh123 · 发表于 2022-7-17 15:34:12

直接单线通信，不要带时钟，不然时序问题搞死人

jsh560 · 发表于 2022-7-17 17:12:05

chxzh123 发表于 2022-7-17 15:34
直接单线通信，不要带时钟，不然时序问题搞死人
(引用自26楼)

不带时钟怎么通信？没搞过你做过吗？

gzhuli · 发表于 2022-7-17 17:56:51

wye11083 发表于 2022-7-17 08:12
线太长，一端喂时钟另一段返回的信号会出问题。lz这应用必须lvds，否则走不了几mhz。 ...
(引用自25楼)

那就根本不是SPI了嘛，只能说是带时钟的同步串口(SSI)。

chxzh123 · 发表于 2022-7-21 14:49:41

jsh560 发表于 2022-7-17 17:12
不带时钟怎么通信？没搞过你做过吗？
(引用自27楼)

fpga单线通信，两边异步时钟采样，近距离跑50M，远距离跑25Mbit速率完全没有问题的。我们项目都是这么搞

两块FPGA长距离通信如何保持两者之前的CLK信号不衰减

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