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fpga/cpld做输入信号捕获解码问题请教

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出0入0汤圆

发表于 2022-12-9 20:59:49 | 显示全部楼层 |阅读模式
现有个项目要求做多路输入信号的捕获解码,波形有点类似红外遥控的那种编码方式。之前产品使用MCU实现,使用定时器的输入捕获功能,但是现在输入信号路数太多,MCU的定时器捕获输入不够用了。如果使用FPGA或者CPLD来实现输入捕获和解码的话,大概一路输入捕获和解码需要多少资源?如果单片fpga/cpld实现50-100路的输入捕获和解码的话,这样的fpga内部资源大概是什么量级的?大概价位在多少?麻烦有懂行的坛友给解答一下,不胜感激。

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如果想吃一顿饺子,就得从冰箱里取出肉,剁馅儿,倒面粉、揉面、醒面,擀成皮儿,下锅……
一整个繁琐流程,就是为了出锅时那一嘴滚烫流油的热饺子。

如果这个过程,禁不住饿,零食下肚了,饺子出锅时也就不香了……《非诚勿扰3》

出0入442汤圆

发表于 2022-12-9 21:04:54 来自手机 | 显示全部楼层
uart?带有中心相位跟踪的话正常每路50~100lut。写缓存要优化好。10k lut差不多能满足100路,前提不能太复杂。

出0入0汤圆

 楼主| 发表于 2022-12-9 21:08:04 | 显示全部楼层
wye11083 发表于 2022-12-9 21:04
uart?带有中心相位跟踪的话正常每路50~100lut。写缓存要优化好。10k lut差不多能满足100路,前提不能太复 ...
(引用自2楼)

不要中心相位跟踪,只要测量每个脉冲的高低电平时间即可,然后根据时间计算出数据。脉冲的个数少于100个。

出0入442汤圆

发表于 2022-12-9 21:09:44 来自手机 | 显示全部楼层
dboyzju 发表于 2022-12-9 21:08
不要中心相位跟踪,只要测量每个脉冲的高低电平时间即可,然后根据时间计算出数据。脉冲的个数少于100个 ...
(引用自3楼)

1-wire?计时器也差不多,40~100。

出0入0汤圆

 楼主| 发表于 2022-12-9 21:12:07 | 显示全部楼层
wye11083 发表于 2022-12-9 21:09
1-wire?计时器也差不多,40~100。
(引用自4楼)

跟单总线差不多,感觉就像实现一个定时器的输入捕获功能,其他功能不需要,但是需要100路输入捕获。这个fpga和cpld哪个更适合用呢?

出0入442汤圆

发表于 2022-12-9 21:19:33 来自手机 | 显示全部楼层
dboyzju 发表于 2022-12-9 21:12
跟单总线差不多,感觉就像实现一个定时器的输入捕获功能,其他功能不需要,但是需要100路输入捕获。这个f ...
(引用自5楼)

你不说协议我也没办法评估,但是100路肯定得fpga了。cpld没有这么大容量的。10k lut一般足够了。如果只是1-wire,那么不需要多少资源。如果既要计时长又要计数,计数长度也比较大,那么资源就要多些。

出0入0汤圆

 楼主| 发表于 2022-12-9 21:21:39 | 显示全部楼层
wye11083 发表于 2022-12-9 21:19
你不说协议我也没办法评估,但是100路肯定得fpga了。cpld没有这么大容量的。10k lut一般足够了。如果只是 ...
(引用自6楼)

不是不说协议,是自己约定的高低电平多久代表什么数据。感谢解答,心里有数了
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