Artix-7芯片，用内部PLL生成时钟给MGT做参考时钟，可行吗？

xxdd2014

MGT的参考时钟，要用差分有源晶振，价格比较高。用芯片内部的PLL生成时钟，然后通过差分IO输出，再在外部连接到MGTREFCLK引脚，这样可省差分有源晶振，能够降低成本
请问这样设计可行吗，FPGA PLL生成的时钟信号质量能否满足MGT的要求呢？
GT速率是3.5Gbps左右，8B10B编码。

wye11083

不可以。jitter太大了。fpga片内pll的jitter通常在100ps以上，甚至不同配置jitter有很大不同，low power优化的pll jitter甚至高达400ps，这已经对采样数据产生非常大的干扰了。而晶振的标称jitter是1ps以内。

xxdd2014

wye11083 发表于 2025-5-12 16:16
不可以。jitter太大了。fpga片内pll的jitter通常在100ps以上，甚至不同配置jitter有很大不同，low power优 ...
(引用自2楼)

那我不PLL，只用fpga的IO buf将单端时钟，转成差分时钟，供给gfrefclk，可以吗？不经过pll会不会好一些？

roasn

我们实测过，无论是单端转差分，还是经过PLL再给SERDES的参考时钟，都会引进jitter，对数据传输有影响，经过PLL效果更差。所以，实际使用的时候需要特别注意。
不是说不可以用，就是会影响误码率和传输距离，如果要求不高的确可以这样用。
一句话概括：能不能用要看需求，最好实测。

xxdd2014

roasn 发表于 2025-5-12 16:59
我们实测过，无论是单端转差分，还是经过PLL再给SERDES的参考时钟，都会引进jitter，对数据传输有影响，经 ...
(引用自4楼)

谢谢分享经验！
请问你当时测试，SERDES是用多少传输速率？

roasn

xxdd2014 发表于 2025-5-12 17:11
谢谢分享经验！
请问你当时测试，SERDES是用多少传输速率？
(引用自5楼)

不到3G，就是你说的这种方法环出给参考时钟

wye11083

roasn 发表于 2025-5-12 16:59
我们实测过，无论是单端转差分，还是经过PLL再给SERDES的参考时钟，都会引进jitter，对数据传输有影响，经 ...
(引用自4楼)

实际工程上面不能工作。我们去年测试过lattice pll输出115.2mhz给serdes，ber相当高，10²级别，受点干扰直接干到几千。

roasn

wye11083 发表于 2025-5-12 19:50
实际工程上面不能工作。我们去年测试过lattice pll输出115.2mhz给serdes，ber相当高，10²级别，受点干扰 ...
(引用自7楼)

lattice的PLL比xilinx要更差，的确不能用。楼主后来说的是单端转差分。

xxdd2014

roasn 发表于 2025-5-13 08:59
lattice的PLL比xilinx要更差，的确不能用。楼主后来说的是单端转差分。
(引用自8楼)

我需要生成四路148.5MHz的差分时钟，给GT做参考时钟
你觉得用什么方式比较可靠且成本低，能否帮忙推荐一下？

cay

roasn 发表于 2025-5-13 08:59
lattice的PLL比xilinx要更差，的确不能用。楼主后来说的是单端转差分。
(引用自8楼)

GT做参考时钟的jiter最大是多少呢？

roasn

xxdd2014 发表于 2025-5-13 09:48
我需要生成四路148.5MHz的差分时钟，给GT做参考时钟
你觉得用什么方式比较可靠且成本低，能否帮忙推荐一 ...
(引用自9楼)

我们一般是用专用的PLL芯片，比如CDCE6214等

roasn

cay 发表于 2025-5-13 09:56
GT做参考时钟的jiter最大是多少呢？
(引用自10楼)

这个具体数字不记得了，时间有点久，查一下手册应该能查到，或者问FAE