为什么FPGA的GT，板间通信兼容性很差？

xxdd2014

最近在用xilinx的fpga调试GT通信，速率3.5Gbps，自发自收可以工作，但板间通信就很容易失败，兼容性很差，关键是用高速示波器测频点，明明在容许误差5000ppm范围内了，时钟训练序列还是锁定不了
这种问题可能的原因是什么，请坛友分享一下调试经验

zkf0100007

自定义的GT，一堆参数要设置，跑裸协议？为啥不用AURORA协议，3.5G不算高

xxdd2014

zkf0100007 发表于 2025-8-1 09:25
自定义的GT，一堆参数要设置，跑裸协议？为啥不用AURORA协议，3.5G不算高
(引用自2楼)

不是裸协议，是vbyone协议，协议模版里有，也没什么设置的，但就是兼容性很差，不是协议层的问题，就是PHY层对频点超级敏感
信号源是SOC产生的，接ASIC方案的板卡，SSC开到5%都没问题，但接FPGA方案，必须关掉SSC，才能勉强工作
ASIC方案，GT的CDR范围很宽，但FPGA的CDR范围，只有PPM级，不理解为什么差距如此大

ordman

3.5G不高啊，做过5G、8G、10G的板卡。
检查硬件设计：电源滤波、走线阻抗、垫层设计等。
用示波器测量近端、远端的眼图。

xxdd2014

ordman 发表于 2025-8-1 09:51
3.5G不高啊，做过5G、8G、10G的板卡。
检查硬件设计：电源滤波、走线阻抗、垫层设计等。
用示波器测量近端 ...
(引用自4楼)

速度是不高，一定是我的使用方法有问题
你们有试过开SSC吗？