个人感觉VHDL比verilog好用，你觉得呢
语法可能比Verilog啰嗦些但是用VDHL更觉得是在描述硬件，注意，CPLD当然是硬件电路
verilog感觉在写程序
尤其是那个阻塞、非阻塞语句，在verilog中真不好区分，还为这个发过一贴！
反对，不觉得，目前Verilog用的飞起，感觉C语言零切换，快速上手感觉棒棒哒。。。 VHDL 比 verilog 更抽象吧 给我的感觉这两个之间的关系就好像是一个汇编一个C语言的感觉 一些欧美大公司一般是VHDL语言 只能说网上的资料全是根据.v的，就连写TestBench都没地方教你用.vhd写。。。 个人喜好问题
国内现在主流是verilog 用VHDL的飘过 VHDL+1 比较严谨,verilog 虽好用但是写大程序时问题很多. 还是用Verilog吧，国内基本上都是用这个。而且，还有更高级的SystemVerilog. 个人感觉而已。 学过VHDL和Verilog，不常用。
感觉VHDL语法容易忘，而Verilog象C语言，好记。 感觉VHDL更加严谨。 说verilog好的多数是从单片机半路出家的，我们找学校的老师帮做项目人家都是用VHDL，而且貌似网上比较有价值的代码也是VHDL的居多 {:loveliness:}verilog从来没学过，直接做了好几个项目，感觉和C没区别，只要搞清楚组合逻辑和寄存器的写法就可以 arm 的cpu/gpu全是verilog写的 jjl3 发表于 2016-3-17 02:12
一些欧美大公司一般是VHDL语言
全都用的verilog95，三星用sv。 20年前的老问题，VHDL严谨，verilog 灵活，学校偏爱vhdl, 业界喜欢verilog. 最后被synopsysdesign compiler (rtl->logic) 决定了胜负 . 做IC 的大部分用verilog。 楼主是准备让大家吵起来吧？
记得多年前一个关于程序员的笑话，如下，看看多少人中招：
某女：你能让论坛的人都吵起来，我今晚就跟你走。
某软件工程师：PHP是最好的语言！
-- 某论坛炸锅了，各种吵架...。
某女：服了你了，我们走吧，你想干啥都行。
某软件工程师：今天不行，我一定要说服他们，PHP是最好的语言。
vhdl语法结构来源于pascal，不但严谨而且也很灵活，整体描述和行为描述都可以（大小通吃），最早是美国军方作为逻辑文档纪录之用的，我做产品规定只用vhdl。verilog是为硬件工程师设计的，有程序基础很容易学会，可以解决一般轻型设计。 Oberon 操作系统：被忽略的珍宝 来自王垠的博客（http://www.yinwang.org/blog-cn/2013/03/07/oberon）
它介绍的是 Niklaus Wirth 设计的一种操作系统，叫做 Oberon。Niklaus Wirth 就是大家熟知的 Pascal 语言的设计者。绝大部分人都没听说过有 Oberon 这个东西存在，更难以把它跟 Niklaus Wirth 的大名挂上钩。所以作者说：“Wirth 因为 Pascal 而闻名于世，可是接下来几年，他成为了 Pascal 的受害者。” 确实是这样。Wirth 一直都不觉得 Pascal 是他的杰作。我想他应该会更喜欢以 Oberon 闻名于世。
Oberon 比起 Unix，有很大的不同，在于它的数据都是结构化的。进程间不通过字符串交换数据，而是直接使用数据结构。很奇特的一点是，Oberon 操作系统是用一种同名的程序语言（Oberon 语言）写成。令人惊讶的是，在那个年代，ETH 计算机系的所有教职员工，学生，包括办公室的大妈，都是用的这种操作系统。
操作系统的设计，真是天外有天。 wiser803 发表于 2016-3-18 08:51
vhdl语法结构来源于pascal，不但严谨而且也很灵活，整体描述和行为描述都可以（大小通吃），最早是美国军方 ...
讲得好，非常好，现在 新的版本VHDL 也好用多了。 请推荐VHDL入门书籍或电子版资料，谢谢 我最近在看VHDL的代码，我的感觉是看到代码不能对应到电路上；
感觉没有VERILOG直观。是不是我的VHDL的基本功还不行啊？ 很少用VHDL 围观一下各位的体会哈 习惯与喜好吧，只有更适合自己的，没有绝对的好坏。就开车一样，有人喜欢手波，有人喜欢自动波
条条大道通罗马，走通了就好 楼主说的对。
VHDL对硬件描述更仔细。或许可说是严谨、罗嗦这些。
不过，就和写程序一样，那些ELSE很多时候不能不管的。不写不等于不存在。
或许可以说，程序设计水平高，能避免很多问题，但做产品并不是比设计水平高或抽象度高或面向对象这些，而是稳定性和可靠性。 我只会vhdl，c我 我喜欢用vhdl 可惜大部分公司用verilog 只学过一点Verilog jm2011 发表于 2016-3-18 10:52
我最近在看VHDL的代码，我的感觉是看到代码不能对应到电路上；
感觉没有VERILOG直观。是不是我的VHDL的基 ...
可以到Mcrosemi 公司（过去是Actel 公司）网站上下载一份叫做《Actel HDL Coding Style Guide》的文档看看，其中有具体电路与VHDL 代码的对照（包括VHDL 代码和Verilog代码详细对照），从时序逻辑到组合逻辑，再到状态机都有。看完了，模仿操作一下（写、编译、仿真），基本就会用硬件的思路来写HDL 软件了。 Verilog好一点吧 本帖最后由 jjl3 于 2016-3-19 14:48 编辑
有点PHP的味道了:) 在有大型可编程设计经验的公司里，一般有一些设计规范，这些规范基本把设计语言的各种灵活，各种独特点全部屏蔽了，只剩干巴巴的几条语句翻来覆去。这几条语句对各语言来说只是语法有区别。所以学习HDL语言，更重要的是学习和掌握一整套专业的设计，仿真，验证的流程。对于单打独斗的大侠除外。所以写好程序，编译通过，功能正确只是完成了HDL设计工作的30% 楼上两位占在了一定的高度看问题，学习了，顺便上传一下Actel HDL Coding Style Guide 从官网下的 只会VHDL，路过 自学VHDL路过 wiser803 发表于 2016-3-19 11:01
可以到Mcrosemi 公司（过去是Actel 公司）网站上下载一份叫做《Actel HDL Coding Style Guide》的文档看 ...
好人一个，我已经下载下来了；
一直用verilog，没接触过VHDL，感觉还是要学习下 还是觉得Verilog好用些 我也用Verilog 大部分语法都用不到，都是给仿真用的；所以VHDL和verilog真没啥区别，每写一句话都应该清楚的知道，实际电路实现是怎样的。从来不用复杂的语法，if，elseif，case，casex，assign，足够啦。 个人感觉从综合角度来看，这两种语言差别不大。但是在MODELSIM仿真上，好像VERILOG率胜一筹。 我觉得苹果比榴莲好吃 赚积分，赶快重回高级进水坛 在IC设计上，verilog还是用得比VHDL多一些 vhdl要更严谨一些，不过现在大部分人都喜欢用verilog 学校里面用VHDL的多，不过我还是两种语言都熟练一下好 如果以前学过C语言，那还是Verilog比较上手，如果没学过，那就差不多了。 喜欢verilog。 感觉像汇编和C语言 VHDL严谨些，Verilog好入门些！各有千秋! +1,VHDL,大学时两种都能用，现在只会VHDL了 gagmeng 发表于 2016-4-8 17:14
赚积分，赶快重回高级进水坛
813分目标到了 刚刚入门Verilog 个人习惯吧应该各有各的优势 {:shocked:}{:sweat:} 对于初学者来说，同时学2个似是而非的软件（功能语法接近但是又有区别）是吐血三升的行为，。。。。你就老老实实学一个，走到黑，不要跳船就ok了，，，，{:lol:} 先用的VHDL，再用Verilog，就不想退回去了。 都忘记了，六年没用过了 看过个结论 ，Verilog 适合做应用，VHDL 适合做系统（底层）
数字系统么Verilog、VHDL哪个熟用哪个 ，模拟都渣
定义语法的最初目标不一样，这个可以上网搜索一下。
Verilog的目标是干活儿的，重要的是快速解决问题。所以语法简单，语义不是特别严谨，但是容易理解和接受。
VHDL印象中最早是美国军方用的？？在可维护性，可重用，严谨性上在最初考虑的时候就有比较高的要求。
所以导致，使用上，
Verilog/SV拿起来就开工，但很多细节就不完美，尤其是综合器的Hint一类的东西。
VHDL语法罗嗦，依赖大量冗余字符增加可读性；生产率低，但形式上严谨得多，高级语义也丰富。
jm2011 发表于 2016-3-19 20:03
好人一个，我已经下载下来了；
看了下，确实不错。多谢！ 某种意义上，相当于讨论两种编程语言，没都用到灵魂，我觉得评价是偏颇的。
只说个人观点：VHDL 我看了 3 天头大了，Verilog 看了俩小时，完成了 AD 的接口编写，书扔一边基本入门了。 最好两个都会，高校研究所用VHDL多一点，公司用verilog多一点，有一些项目有重用模块两种语言混着都有用，能看懂能修改就ok，其实都是实现工具，真没哪个更好用，不少时候是习惯问题，就像咸甜粽子一样{:lol:} 那个习惯用那个。 萝卜白菜各有所爱 都不需要用到FPGA或CPLD，只是买啦块FPGA学习板，玩啦几个实验就招灰啦 coding style非常重要 一开始用的哪个，就会一直用哪个了。 我也觉得VHDL更严瑾，更能抽像，表达能力更强，可是真的太啰嗦了。为了少写些字符，节省点时间，坚决地用起VHDL了。 好像VHDL资料多些。 大学里面是从VHDL开始学硬件描述语言的，自从解除了Verilog，我觉得更接近C语言，更好用。不过现在已经排不上用场，已经还回去了。 dellric 发表于 2016-3-18 07:59
楼主是准备让大家吵起来吧？
记得多年前一个关于程序员的笑话，如下，看看多少人中招：
没错，较真、认死理 哈哈哈 目前VHDL占了上风，用verilog的朋友们别不吭声，一定要说服他们systemC才是最好的HDL语言，其实我最喜欢电路画图{:titter:} 在大型工程上Verilog用得多！ PHP是最好的语言{:titter:} 学校里学的是VHDL，自己目前在折腾还是用的verilog，刚一开始还纳闷怎么和之前学校里学的感觉不一样了。。。 学而不通，没机会用了，做软件了… 主流是verilog kentxiong 发表于 2016-7-12 10:53
主流是verilog
赚个积分
+1!!! zhandouji 发表于 2016-3-18 10:14
Oberon 操作系统：被忽略的珍宝 来自王垠的博客（http://www.yinwang.org/blog-cn/2013/03/07/oberon）
它 ...
是去年还是今年初和一个瑞士的朋友提到 Oberon，他说他们学校就有，他觉得是非常恶心的一个东西。当然，人各有喜好啦 :) 结贴，结贴！前段时间，被迫学 了学VHDL，看了看源代码，有感而发的。。用哪个只是个人喜好问题，都是工具而已，用好即可。
结贴啦。。。 工具在怎么好，写得不好还是没用。 很多老的程序用的是VHDL语言 systemC为什么火不起来？ dellric 发表于 2016-3-18 07:59
楼主是准备让大家吵起来吧？
记得多年前一个关于程序员的笑话，如下，看看多少人中招：
这儿比汽车之家好多了。。。汽车之家每条帖子都能对骂起来。 verilog比较爽 都一样，编写的时候要时刻提醒自己：我不是在写代码，我是在设计硬件电路...用语言描述硬件！！！ 正准备入vhdl，会verilog 感觉verilog跟vhdl差不多。。。。 那就从vhdl开始
页:
[1]