FPGA的IO脉冲触发问题求解？

chuanyang

        问题：检测外部PIN掉脉冲

verilog程序：

input io_clk,        //晶振输入---20MHZ
input io_reset,
input io_CupCheck_pulse,//脉冲输入
output reg io_test1        //测试引脚

reg pre_state;
always @(posedge io_clk or negedge io_reset)
begin
  if(!io_reset)
                begin
                        pre_state <= 1'b0;
                        io_test1 <= 1'b0;
          end
        else
                begin
                        pre_state <= io_CupCheck_pulse;//对应示波器1
                        if({pre_state ,io_CupCheck_pulse} == 2'b10)//下降沿触发一次io反转
                                begin
                                        io_test1 <= ~io_test1;//对应示波器2
                                end
                end
end

用示波器测的波形：

chuanyang

在此，谢谢朋友的回复了

RAMILE

目测没问题         

加几路DFF，检测1100，抗干扰更好

chuanyang

RAMILE 发表于 2016-12-21 16:47
目测没问题         

加几路DFF，检测1100，抗干扰更好

谢谢提醒，我去测试下

zhangalex88

确实有可能会丢脉冲，改成这样才可靠：
             begin
                        pre_state <= io_CupCheck_pulse;//对应示波器1
                        pre_state1 <= pre_state;
                        if({pre_state1 ,pre_state} == 2'b10)//下降沿触发一次io反转
                                begin
                                        io_test1 <= ~io_test1;//对应示波器2
                                end
                end

chuanyang

谢谢朋友，就是你说的这个问题，需要2个clk采用