上个自己做的1G采样率，>100MHz 带宽的USB示波器
自己做的1G采样率，>100MHz 带宽的USB示波器，体积超小，100mmX60mm, 指标如下:http://cache.amobbs.com/bbs_upload782111/files_30/ourdev_561192.JPG
(原文件名:1.JPG)
http://cache.amobbs.com/bbs_upload782111/files_30/ourdev_561297.JPG
(原文件名:2.JPG)
现想找资金合作开发相应产品，有意向的QQ我:42319288 回复【楼主位】chcih
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用的是Intersil的ADC？ 广告？ 这个好猛 上位机软件发上来看看 哈哈 开源！ 是的，是他家的ADC 有背面的照片吗 LZ这个看起来做得很好啊，如果软件和壳子不错的话就是商品级的了！最好上点详细图片和资料，要是价格合理我就定一个！ 我最近也要弄一台啊,快点出吧 快上把。正在考虑示波器呢。这个便宜的话 就弄个玩。 USB速度够不? 下次我上个背面的照片，这个是用的usb2.0 highspeed的口子，所以USB的速度没问题。 看来这里感兴趣朋友很多呀，不过真要把它做成产品，现在还有难度，主要是没资金，现在功能都有了，但是要做成产品，还有很多测试要做。 不过有一点我可以保证，如果我把它做成产品了，我标出的指标一定是实打实的，不会像某些公司那样把器件拿来超频。
不过话说回来，国内这几家做示波器的，低端的这几款价格现在还是很厚道的，1000多点就行了，毕竟加上磨具什么的，成本还是高的 比起那个青岛汉泰 DSO-XXX系列的要好~！ 1G是等效采样吧 直接找阿莫谈，估计成功可能性大！
这个资金要求也不高，前期可以用雕刻机开孔，哈哈，相当于半成品的商品化。 可以先弄几个样品，让阿莫测试一下。效果好 订单会大大的啊。不知道效果很多网友有意也不会轻易出手的。毕竟也不是小钱 搞个开源项目找阿莫谈谈便是.
阿莫从来对这些项目都是非常支持的. 牛人哦 回复【14楼】msdy
1g是等效采样吧
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应该不是。看ADC到FPGA用的是差分线，估计是LVDS，速度就应该在200MHz往上，再来个DDR，500M的速率应该是实时的。 楼上说的对，单颗ADC的采样率为500M，250M的DDR LVDS输出。
感谢这么多朋友关注这个贴。 不过我在这里想先解释下，我发这个贴的初衷是想找人合作下一步的东西，绝不是广告贴，因为现在我还没有产品出来。 所以如果想买这个的朋友，可能现在还不行。
关于做成开源的项目，说实话，现在还有困难，一方面，这个项目花了我半年的心血，从硬件到软件，全一个人做的，很辛苦，所以说要让我现在把所有的设计都公开，还做不到，望大家理解。另一方面，这个项目也的确不太适合做成开源的，因为里面用到的很多器件零买很难买，像500M的晶振，高速ADC等，很多我都是从国外买的，因此即使开源了，坛子里的朋友们也很难付诸于实际开发，这样就失去的开源的意义。如果大家真对示波器项目感兴趣，我到觉得可以定义个指标低一些的，比较容易实现的项目，做成开源，我可以和大家一起参与。 还有，如果我开源了，说实话，根据现在国内这种情况，我还没把这东西产品化，绝对有人先把他仿出来了。
另外，关于这个USB虚拟示波器的指标，说实话，我个人觉得上面我做的这个指标太高了，并不适合做成虚拟的，因为成本太高，而且虚拟示波器有个很大的问题，测高压不行，有可能把你的PC给搞坏（虽然理论上我设计不会，但难保操作上有什么失误）。所以我觉得如果出产品，我会把虚拟的指标降一些，主要是采样率降一半，通常使用其实也完全够了。如果要更高指标的，其实还是买台式好。我也打算做台式的产品，把采样率做到2G以上，带宽300M左右。
除了示波器，我还准备做信号发生器和高位的台式万用表。我预计年底以前我能把信号发生器作出来，指标跟现在rigol的主流相当。
我发帖子在这里，就是希望看看有没有愿意和我合作的朋友，一起创业。我是杭州的，所以最好有江浙沪的朋友，这样比较方便 我到觉得可以定义个指标低一些的，比较容易实现的项目，做成开源，我可以和大家一起参与。
强烈支持啊！ 这儿是固定采样速率的？？
我有点困惑:AD的时钟是固定的话，如果采样很低频率的信号，那岂不是需要采N多的点啊才能显示一个周期啊？ 这样好像比较困难吧，请假楼主 没说AD的时钟是固定的呀 要是有个录像看动态显示效果就好了，我觉得楼主考虑吧贷款房地，把存储深度加大更好 【23楼】 chcih
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没说AD的时钟是固定的呀
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哦？ 那你说的500M的晶振是给FPGA，然后FPGA分频出来给AD是吗？ 回复【25楼】RENMA
【23楼】 chcih
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没说ad的时钟是固定的呀
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哦？ 那你说的500m的晶振是给fpga，然后fpga分频出来给ad是吗？
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如果我做，我也会考虑AD时钟固定，对于低频率，或者过采样滤波，或者抛弃部分点的方式来处理 话说回来了，500m的晶振是给fpga，然后fpga分频出来给ad，如果这样做不知道时钟的抖动会是多大。
500M 8bit，要求时钟抖动小于0.1PS ，否则根本达不到这么8个有效位
0.1PS对时钟系统来说都是一个很高的考验。
欢迎指正 【26楼】 888888888888
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【23楼】 chcih
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没说ad的时钟是固定的呀
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哦？ 那你说的500m的晶振是给fpga，然后fpga分频出来给ad是吗？
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如果我做，我也会考虑AD时钟固定，对于低频率，或者过采样滤波，或者抛弃部分点的方式来处理
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感觉固定时钟这样做，对系统缓存是个考验吧 我想问一下楼主100mhz的数据线需要等长么？另外您留的那个屏蔽盒的焊接位置屏蔽盒是准备冲压么 如果我做，我也会考虑AD时钟固定，对于低频率，或者过采样滤波，或者抛弃部分点的方式来处理，
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Re: 的确是用的这种方法，AD时钟是固定的， 但对不同时基，我抛弃了一些点，所以等效为AD的采样率是变化的， 可能我在上面表达有些问题，造成大家误解了
500M 8bit，要求时钟抖动小于0.1PS ，否则根本达不到这么8个有效位
0.1PS对时钟系统来说都是一个很高的考验。
欢迎指正
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Re: 时钟抖动对ADC的性能影响很大，这个是对的。但是楼上的说法也是有误的，8bit ADC的理论SNR最高位6.02*8+1.73 = 49.9,
而时钟抖动与SNR的关系为 SNR = 20log10(1/(2*pi*fin*tj)), 其中pi=3.14, fin是输入信号的频率，tj是clock RMS jitter，可以看出其实SNR不光是跟jitter有关，还跟你输入测试信号频率有关，很简单的道理，jitter对SNR的影响是由于理论采样点和实际采样点的偏差引起的的，输入信号频率越低，信号的变化越慢，这个误差对SNR的影响越小。 显然你离开输入信号频率直接讨论等效位数是不合适的，因此假定我的输入信号时100M，这个假定已经很严格了，因为我的标称带宽也就100M，计算出需要达到的8bit等效位数需要的最大jitter是5ps，就算我的输入频率是500MHz，jitter也就是最大不能超过1ps。 所以我想问下楼上的，你的0.1ps是怎么计算输出来的，还是说你是想当然说的。 另外0.1ps RMS抖动时钟在系统级很难做到，的确是这样，不知道楼上这位兄台有没有见过0.1ps的系统，我真想学习学习。
其次，示波器标称8bit，通常就是指其垂直分辨率是8bit，而不是说ＳＮＲ能达到8bit的标准。举个例，泰克曾经为了做一个几十G采样率的示波器（注意是不是取样示波器），拼接了几十颗高速的ADC，最后测下来等效的位数只有4位多, 那你能说他是在指标里标4位吗？
其实在做超高速采样系统中，ADC的clock jitter对系统性能是用很大影响，但通常会采用一些措施来改善他，比如加大时钟输入摆幅等。 另一方面，对ADC性能影响更大的是你在做ADC拼接时，不同clock之间的相位差引起的，这个相位差通常是由延时线等实现，这个的差别很难做到几个ps以下，想象一下，1英寸长PCB走线的延时大约为150ps, 10ps的延时线长才1.69mm，那么能精确做到10ps以下的延时就很难了。
我们再来看看国产的这几家的示波器，他们的时钟是怎么产生的，在单颗ADC频率低于250M情况下，时钟都是用FPGA产生的，我还没看到专门用时钟芯片产生的，甚至用一颗时钟分配芯片都没有，可想其性能
如果我上面有说错的，大家可以拍砖。 回复【29楼】gerbee
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是500MHz的线，250M的DDR，不是100M的 回复【24楼】888888888888
要是有个录像看动态显示效果就好了，我觉得楼主考虑吧贷款房地，把存储深度加大更好
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似的，我是准备把深度再做大，下一步我准备用两颗DDR2的memory，把深度做上去，现在国内这几家都是用高速的SRAM做存储的，成本高，深度也难进一步提高，而用DDR2容易做到几十MB。 这个工艺设计，像是产品啊。
你是自己有资料吧。。。。。。 回复【33楼】hahahagg
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。。。。。不是我自己做的，我能把他的原理解释的这么清楚. 呵呵
不过有人说它的工艺已经像产品了，我还是很高兴的， 关注！ 【30楼】 chcih
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如果我做，我也会考虑AD时钟固定，对于低频率，或者过采样滤波，或者抛弃部分点的方式来处理，
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Re: 的确是用的这种方法，AD时钟是固定的， 但对不同时基，我抛弃了一些点，所以等效为AD的采样率是变化的， 可能我在上面表达有些问题，造成大家误解了
500M 8bit，要求时钟抖动小于0.1PS ，否则根本达不到这么8个有效位
0.1PS对时钟系统来说都是一个很高的考验。
欢迎指正
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Re: 时钟抖动对ADC的性能影响很大，这个是对的。但是楼上的说法也是有误的，8bit ADC的理论SNR最高位6.02*8+1.73 = 49.9,
而时钟抖动与SNR的关系为 SNR = 20log10(1/(2*pi*fin*tj)), 其中pi=3.14, fin是输入信号的频率，tj是clock RMS jitter，可以看出其实SNR不光是跟jitter有关，还跟你输入测试信号频率有关，很简单的道理，jitter对SNR的影响是由于理论采样点和实际采样点的偏差引起的的，输入信号频率越低，信号的变化越慢，这个误差对SNR的影响越小。 显然你离开输入信号频率直接讨论等效位数是不合适的，因此假定我的输入信号时100M，这个假定已经很严格了，因为我的标称带宽也就100M，计算出需要达到的8bit等效位数需要的最大jitter是5ps，就算我的输入频率是500MHz，jitter也就是最大不能超过1ps。 所以我想问下楼上的，你的0.1ps是怎么计算输出来的，还是说你是想当然说的。 另外0.1ps RMS抖动时钟在系统级很难做到，的确是这样，不知道楼上这位兄台有没有见过0.1ps的系统，我真想学习学习。
其次，示波器标称8bit，通常就是指其垂直分辨率是8bit，而不是说ＳＮＲ能达到8bit的标准。举个例，泰克曾经为了做一个几十G采样率的示波器（注意是不是取样示波器），拼接了几十颗高速的ADC，最后测下来等效的位数只有4位多, 那你能说他是在指标里标4位吗？
其实在做超高速采样系统中，ADC的clock jitter对系统性能是用很大影响，但通常会采用一些措施来改善他，比如加大时钟输入摆幅等。 另一方面，对ADC性能影响更大的是你在做ADC拼接时，不同clock之间的相位差引起的，这个相位差通常是由延时线等实现，这个的差别很难做到几个ps以下，想象一下，1英寸长PCB走线的延时大约为150ps, 10ps的延时线长才1.69mm，那么能精确做到10ps以下的延时就很难了。
我们再来看看国产的这几家的示波器，他们的时钟是怎么产生的，在单颗ADC频率低于250M情况下，时钟都是用FPGA产生的，我还没看到专门用时钟芯片产生的，甚至用一颗时钟分配芯片都没有，可想其性能
如果我上面有说错的，大家可以拍砖。
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非常感谢你这么长的回复，在论坛的技术人员里很少有人有这么长的回复，再次感谢你的尊重
1：0.1PS我的算法跟你的一模一样，也是通过SNR=20log10(1/(2*pi*fin*tj))计算的, 其中fin=500MSNR=50(严格SNR=8*6.02+1.76=49.92,我就约等于50了)
20log10(1/(2*3.14*500*（10的6次方）*tj))=50
计算结果tj=0.1X10(-12次方) ，就是0.1PS
2：0.1PS的东西是非常的难，不过IDT我记得有FS级的时钟，（这个具体需要考察实际，未必正确）
3：兄台你设计的DSO ，时钟的抖动多少？，500M给FPGA，FPGA分频给AD ? 对不起我纠正我犯的一个低级错误
20log10(1/(2*3.14*500*（10的6次方）*tj))=50
计算结果tj=0.1X10(-11次方) ，是1 PS
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非常抱歉 请教楼主一个问题：
你的增益控制是如何做的？ 继电器 ？
或者是模拟开关？
要么就是VGA或者PGA之类的吧？
我感觉ADI的VGA不错，有人从普源的设计中看出用的是ADI的AD8370，这个片子带宽还不错，实现一百M的带宽应该问题不大，而且比较方便，是数字控制
ADI也有模拟压控的VGA ，AD8367 ,不过感觉这个幅值太小了0.7VPP 。
非常感谢楼主哈 回复【36楼】RENMA
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2：0.1PS的东西是非常的难，不过IDT我记得有FS级的时钟，（这个具体需要考察实际，未必正确）
re： 我去看看，不过还有个难题是不知道时钟分配器的jitter是多少
3：兄台你设计的DSO ，时钟的抖动多少？，500M给FPGA，FPGA分频给AD ?
re： 呵呵，500M时钟我直接通过时钟分配器分配到AD了，AD是一直工作在500M的，只是说FPGA在采样的时候做了抽取，所以AD的等效采样率下来了，上面我所AD的工作时钟是变化的，这个我表达错了，应该是AD的等效采样率是变化的。 关于这个jitter，我没有做过多优化，时钟是Silicon lab的SI530， RMS jitter 0.3ps, 这个还可以，7个美金呢一颗， 时钟分配是On的NB6L14，jitter最大1ps，所以综合起来jitter大概在1.02ps左右，其实jitter性能全由分配器决定了，我想1ps的jitter完全够了。 下次我真想不用分配器，直接晶振出来接两颗ADC。 另外我觉得国内做示波器的，他们应该没有考虑jitter吧
关于增益控制，其实正规产品级的示波器，都应该是用VGA的吧，我用的一颗AD8337，模拟电压控制的VGA，这个在优利德的一些示波器上有用，ad8337的slew rate不太好，所以做到100M带宽是比较难的，为了做到100M，我把ad8337的输出控制的比较小，后面再用了颗op放大。 说到AD8370,我那个郁闷呀，他datasheet上说是为AC耦合设计的，所以选型的时候直接pass掉了，后面结果一个朋友告诉我是可以用在DC耦合上的，我仔细一想datasheet，在最后几页提到它也可以用作dc耦合。 楼主牛逼啊
这个绝对是产品级别的。一个人抵上一个研发团队了~
不知道楼主是哪的呢。。有机会小弟去拜会您啊！ 既然参数都这个高了 就不要上虚拟仪器了 直接上台式示波器吧。。。如果价格 2000左右的话。。估计可以干掉大部分国产的同价位的机器了 提个建议 存储深度建议加大！
深存储是王道 ~ 这个狠 希望LZ继续，此帖子必火！ MARK 好长时间没来了，刚答辩完毕业论文，就看到这样的好贴，狂顶！ http://www.cntronics.com/public/art/artinfo/id/80005602?page=2
和这个很相似 http://www.ed-china.com/ART_8800036007_400011_500001_HN_60df3eb7.HTM
另一个 【39楼】 chcih
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回复【36楼】RENMA
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2：0.1PS的东西是非常的难，不过IDT我记得有FS级的时钟，（这个具体需要考察实际，未必正确）
re： 我去看看，不过还有个难题是不知道时钟分配器的jitter是多少
3：兄台你设计的DSO ，时钟的抖动多少？，500M给FPGA，FPGA分频给AD ?
re： 呵呵，500M时钟我直接通过时钟分配器分配到AD了，AD是一直工作在500M的，只是说FPGA在采样的时候做了抽取，所以AD的等效采样率下来了，上面我所AD的工作时钟是变化的，这个我表达错了，应该是AD的等效采样率是变化的。 关于这个jitter，我没有做过多优化，时钟是Silicon lab的SI530， RMS jitter 0.3ps, 这个还可以，7个美金呢一颗， 时钟分配是On的NB6L14，jitter最大1ps，所以综合起来jitter大概在1.02ps左右，其实jitter性能全由分配器决定了，我想1ps的jitter完全够了。 下次我真想不用分配器，直接晶振出来接两颗ADC。 另外我觉得国内做示波器的，他们应该没有考虑jitter吧
关于增益控制，其实正规产品级的示波器，都应该是用VGA的吧，我用的一颗AD8337，模拟电压控制的VGA，这个在优利德的一些示波器上有用，ad8337的slew rate不太好，所以做到100M带宽是比较难的，为了做到100M，我把ad8337的输出控制的比较小，后面再用了颗op放大。 说到AD8370,我那个郁闷呀，他datasheet上说是为AC耦合设计的，所以选型的时候直接pass掉了，后面结果一个朋友告诉我是可以用在DC耦合上的，我仔细一想datasheet，在最后几页提到它也可以用作dc耦合。
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多谢你的解答，说到这个份上了，不开源也甚是开源，非常感谢哈
这种等间隔抽样我感觉挺好的，能较好的控制好时钟的抖动。
不过我设计的还是AD时钟可调，这种方案对时钟要求太高了，不好实现。实现起来比较复杂。。。。。就不废话了
AD8337的压摆率最大625V/us VPP=2V，带宽50M就勉强了，要想实现100M，只有降低VPP了，带宽100M实现起来是有些勉强了，楼主以后用AD8370应该更好了。AD8370直流耦合是可以的，呵呵。
说到压控这一部分，你的压控是专用DAC?还是FPGA做到PWM？ 我猜应该是DAC吧，比较能保证性能 回复【51楼】RENMA
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多谢你的解答，说到这个份上了，不开源也甚是开源，非常感谢哈
这种等间隔抽样我感觉挺好的，能较好的控制好时钟的抖动。
不过我设计的还是AD时钟可调，这种方案对时钟要求太高了，不好实现。实现起来比较复杂。。。。。就不废话了
AD8337的压摆率最大625V/us VPP=2V，带宽50M就勉强了，要想实现100M，只有降低VPP了，带宽100M实现起来是有些勉强了，楼主以后用AD8370应该更好了。AD8370直流耦合是可以的，呵呵。
说到压控这一部分，你的压控是专用DAC?还是FPGA做到PWM？ 我猜应该是DAC吧，比较能保证性能
re：其实这两个方法都可以，我用DAC的
看来兄台也是做这个的，能不能加我QQ，我们可以好好讨论一番 【52楼】 chcih
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看来兄台也是做这个的，能不能加我QQ，我们可以好好讨论一番
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已加 虽然楼主没有开源，但这个帖子讨论得比较深入。COOL ! 回复【54楼】armok 阿莫
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感谢armok，呵呵 回复【48楼】dragonathust1
http://www.ed-china.com/art_8800036007_400011_500001_hn_60df3eb7.htm
另一个
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半年时间做出来这个，我佩服五体投地。
看了你的链接，。。。，必须承认楼主功力不低。 顶 增益控制用LMH6518好象也不错,它的datasheet里面还有数字示波器模拟部分示例 厉害啊，顶！ 如果做手持的话固定ADC时钟功耗就大了 mark 顶顶牛人 好东西，顶一下。 请教楼主您的SI530哪里能买到？ 回复【61楼】ece123
如果做手持的话固定ADC时钟功耗就大了
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确实，所以前面所述国内使用FPGA给出的时钟就有其好处。
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请问chcih，FPGA在采样的时候是将500M时钟接入FPGA作同步吗，如何考虑延时；如此高的采样速度，sram存储也跟不上了吧 回复【48楼】dragonathust1
http://www.ed-china.com/art_8800036007_400011_500001_hn_60df3eb7.htm
另一个
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就是一样的东西啊，楼主是给Intersil做参考设计的吗？ 做过采用单颗AD 芯片实现1Ghz的采样，不知单颗芯片和两颗芯片实现1G采样性能有何区分？单颗芯片可比两颗芯片贵多了。
时钟芯片可以参考national等公司给出的参考电路。
fpga应该是xilinx的spartan3系列吧，用这个系列实现250Mhz的ddr，时序能付满足要求？ mark mark. 高手啊，收益匪浅 记号~~ 开源 喜欢这种技术探讨的氛围。学习中。 强帖留名，LZ牛逼 好东西，也许出来了以后我能用上，但愿不要太贵了
另外我对那种小个的USB接口一直有阴影，感觉受不了什么力，呵呵 mark Mark 顶 Mark下，牛人啊 太强了，很佩服！希望楼主早日把它做成产品！ 感觉就是体积比较少，指标并没有比国内厂家的示波器指标高啊。 mark 喜欢这种技术探讨的氛围。USB接口可以改用蓝牙USB接口,这样,与PC非直接连通,也就不存在损坏PC的可能性 我们再来看看国产的这几家的示波器，他们的时钟是怎么产生的，在单颗ADC频率低于250M情况下，时钟都是用FPGA产生的，我还没看到专门用时钟芯片产生的，甚至用一颗时钟分配芯片都没有，可想其性能
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算了一下，如果对于10位的有效位，如果使用PLL时钟作AD的时钟输入，其几百ps的jitter，只能做到30K带宽这样一个量级，应该不可能直接用PLL吧 回复【85楼】zydl123于人
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示波器波形刷新率也是很重要的指标，尤其是在长存出的时候 回复【20楼】chcih
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强悍！也许这些指标已经超过rigol
再加上Fluke 5520 5080校准仪 就可以量产了 mark up 恩
不错,杭州,不远 不错，
usb似乎慢了点，要是做成pci-e或是笔记本扩展卡或是独立仪器的不错 不错~很不错 不错~很不错 后话呢？ 没了 好像没后文了啊 还想观望下试着推500M以上的高速ADC呢 看了楼主的电路板有个疑问，那个切换的继电器放在屏蔽罩内对前级会不会有电磁干扰 产品级的理解，学习了 意犹未尽啊！太深入了！ COOL! 高手啊，收益匪浅 MARK!
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