FPGA IO输入约束疑惑
各位大佬好,小弟最近在做FPGA方面的项目,感觉FPGA的时序约束有点疑惑,就是按键按钮输入信号怎么约束,不知道各位大佬是怎么约束的 关注,我也一直没有搞懂 一般 工作频率低于50Mhz,应该不用约束吧 100M一下的 基本不用怎么约束吧。 本帖最后由 at90s 于 2018-3-6 19:02 编辑io是需要约束的,即使只有几十MHz。最简单,也是最常用的是源同步,约束下input delay,output delay就好了 晕,楼主说的是按钮的输入啊,异步输入,无需约束了 约束这一块你应该看一下synplify的资料,我记得有一个文档说的很详细,至于这个问题,不用约束 按键按钮这种纯异步的输入,需要考虑的是同步化、去毛刺设计,可以不用约束。 按键时异步输入,同步化后消抖就好了 FPGA的IO对于这种低速,且对输入延时(ns级)不关心的,可以不约束的,只要你在逻辑处理上,用异步输入处理就可以了。
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