FPGA IO输入约束疑惑

wangdanzhoudan · 发表于 2018-3-2 19:52:14

各位大佬好，小弟最近在做FPGA方面的项目，感觉FPGA的时序约束有点疑惑，就是按键按钮输入信号怎么约束，不知道各位大佬是怎么约束的

zxq6 · 发表于 2018-3-2 21:49:36

关注，我也一直没有搞懂

atom100 · 发表于 2018-3-6 17:37:56

一般工作频率低于50Mhz，应该不用约束吧

kebaojun305 · 发表于 2018-3-6 18:27:52

100M一下的基本不用怎么约束吧。

at90s · 发表于 2018-3-6 19:00:46

本帖最后由 at90s 于 2018-3-6 19:02 编辑

io是需要约束的，即使只有几十MHz。最简单，也是最常用的是源同步，约束下input delay,output delay就好了

at90s · 发表于 2018-3-6 19:04:20

晕，楼主说的是按钮的输入啊，异步输入，无需约束了

辰星和月 · 发表于 2018-4-6 18:47:25

约束这一块你应该看一下synplify的资料，我记得有一个文档说的很详细，至于这个问题，不用约束

get500wan · 发表于 2018-4-7 09:11:32

按键按钮这种纯异步的输入，需要考虑的是同步化、去毛刺设计，可以不用约束。

skycomm · 发表于 2018-4-7 18:30:54

按键时异步输入，同步化后消抖就好了

tangkuan660 · 发表于 2018-4-8 09:50:10

FPGA的IO对于这种低速，且对输入延时（ns级）不关心的，可以不约束的，只要你在逻辑处理上，用异步输入处理就可以了。

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