请教用过fpga Cyclone 10 LP的，最高跑250MHZ会不会不稳
最近用Cyclone 10 做一个项目应用，需要最高跑到250MHZ应用，芯片技术支持说跑这么高可能会造成批量生产时不稳定，因为各芯片的差异有可能导致不良率升高或者造成稳定性隐患，在测试中高低温会不通过。希望有过fpga项目量产经验的高手们给点意见。 综合时时序加15％余量基本上可以解决大多数问题。vcc供电加5％，同时测一下响应时间，保证瞬间负载切换时不会掉链子。 我觉得还是应该要看什么应用吧。
曾经尝试用max10，一个io输出方波，可以跑1.2G wye11083 发表于 2019-1-11 12:00
综合时时序加15％余量基本上可以解决大多数问题。vcc供电加5％，同时测一下响应时间，保证瞬间负载切换时不 ...
我问的不是资源，而是时钟，时钟跑高了样机两台测试是没有问题的。就是怕量产时候不知道会不会有问题 本帖最后由 wuminglin1989 于 2019-1-11 12:06 编辑
zxq6 发表于 2019-1-11 12:03
我觉得还是应该要看什么应用吧。
曾经尝试用max10，一个io输出方波，可以跑1.2G ...
逻辑还是比较复杂的。而且现在不是设计有没有问题，设计是OK功能是OK的，客户找了个芯片技术支持来，那个技术支持说了句，那么高可能会有问题哦，高低温可能不过，客户就担心了。 wuminglin1989 发表于 2019-1-11 12:03
我问的不是资源，而是时钟，时钟跑高了样机两台测试是没有问题的。就是怕量产时候不知道会不会有问题 ...
我说是就是时序余量。 wye11083 发表于 2019-1-11 12:05
我说是就是时序余量。
看来遇到高手了，我对这个还真没有研究过，不知道什么是时序余量，这个时序余量怎么算呢，希望不吝赐教
wuminglin1989 发表于 2019-1-11 12:09
看来遇到高手了，我对这个还真没有研究过，不知道什么是时序余量，这个时序余量怎么算呢，希望不吝赐教
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就是指你按至少280mhz去设计产品。否则小批量都一定会有各种各样的bug出现。 zxq6 发表于 2019-1-11 12:03
我觉得还是应该要看什么应用吧。
曾经尝试用max10，一个io输出方波，可以跑1.2G ...
我不相信，你用什么方法测试的？ 本帖最后由 advantech 于 2019-1-11 13:34 编辑
wuminglin1989 发表于 2019-1-11 12:09
看来遇到高手了，我对这个还真没有研究过，不知道什么是时序余量，这个时序余量怎么算呢，希望不吝赐教
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你先对设计进行时序约束，编译后，进行时序分析，分析报告中就有一个Fmax，就是该设计能跑的最高时钟频率。另外建立时间，保持时间最好比较均衡，有富余。个人愚见。 liurangzhou 发表于 2019-1-11 12:53
我不相信，你用什么方法测试的？
示波器呀。 zxq6 发表于 2019-1-11 13:33
示波器呀。
CPLD内部时钟频率多少？ 是的，要留足够的时序余量。
除了上面提到的提高目标约束时序外，还可以用增加并行度的办法，来降低时钟频率的需求；比如Nx250MHz的计算量，可以用2Nx125MHz来等效替代，以面积换时钟和功耗，增加可靠性。 advantech 发表于 2019-1-11 13:28
你先对设计进行时序约束，编译后，进行时序分析，分析报告中就有一个Fmax，就是该设计能跑的最高时钟频率 ...
这个建议对我太有用了，万分感谢，我的看了下，确实有点高了，fmax还真的是不高，以前都没注意看这个，只是时钟约束完了就算，谢谢。 zxq6 发表于 2019-1-11 12:03
我觉得还是应该要看什么应用吧。
曾经尝试用max10，一个io输出方波，可以跑1.2G ...
MAX10最高时钟频率无法做到1GHZ，更不有说IO管脚频率，
做技术的还是不要乱吹牛的好，应该实事求是，脚踏实地厚积薄发才能真正的地得到别人的认可，逞口舌之勇，先不说会误导别人，对于自己的技术成长有害而无利，如果说自己的性格不合适做技术还是尽早地转行较好。上述出于做技术的由衷之言，可能不是那么好听，但是本意还是希望你能找到自己的正确方向。 jathenal 发表于 2019-1-11 13:43
是的，要留足够的时序余量。
除了上面提到的提高目标约束时序外，还可以用增加并行度的办法，来降低时钟频 ...
谢谢，这个能并行的就已经并行了，没办法的了。 wuminglin1989 发表于 2019-1-11 15:00
MAX10最高时钟频率无法做到1GHZ，更不有说IO管脚频率，
http://www.eeboard.com/bbs/thread-40301-1-1.html
请自己看。 zxq6 发表于 2019-1-11 13:33
示波器呀。
你用的什么高端示波器，竟然可以采集1.2G的方波 zxq6 发表于 2019-1-11 15:07
http://www.eeboard.com/bbs/thread-40301-1-1.html
请自己看。
好吧，我收回我说的话，但是你500MHZ以后的波形已经变形了，都已经不算实际能用的了，这不应该不叫能跑1GHZ，要稳定输出正确的结果才叫能跑吧。输出的结果都是变形的，有什么用，人家要你出100万块钱，你出了1毛钱，你说我也能出钱，不认同你认为的“能跑”。 liurangzhou 发表于 2019-1-11 15:17
你用的什么高端示波器，竟然可以采集1.2G的方波
TDS5104,1G带宽的。1.2G的那个波形已经不正常了的。 zxq6 发表于 2019-1-11 15:38
TDS5104,1G带宽的。1.2G的那个波形已经不正常了的。
MAX10的PLL确实比cyclone强太多了，貌似cyclone4最高只能到400M?另外500M以上的信号用频谱仪观察比较方便了。 zxq6 发表于 2019-1-11 15:07
http://www.eeboard.com/bbs/thread-40301-1-1.html
请自己看。
你这1.2G可能是超出VCO最大频率了，所以没波形了，提高点供电pll供电电压可能就有了(^_-) 我设计200M跑100M 速度足够情况下越低越好 用TimeQuest分析时序呀，如果能通过时序约束就不用担心。 Cyclone10性价比乍样？ eslab21 发表于 2019-1-23 10:01
用TimeQuest分析时序呀，如果能通过时序约束就不用担心。
谢谢，可以通过，但是时序分析有警告。几个样机都是OK的，就是怕大批量时出问题就惨了
again 发表于 2019-1-25 00:02
Cyclone10性价比乍样？
大批量的价格是很实惠的，同样门数的比4价格低很多，还没有批量性能不好评估，样机阶段性能还可以。
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