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语法错误,谢谢!

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出0入0汤圆

发表于 2009-6-30 10:40:35 | 显示全部楼层 |阅读模式
always @(state or  X)
begin
   case (state)
      S0: if(X)
            next_state =  S1;
        else
            next_state =  S0;
        S1: begin //delay some positive edges of clock
               repeat(`Y2RDELAY) @(posedge clock) ;
               next_state =  S2;
            end
        S2: begin //delay some positive edges of clock
               repeat(`R2GDELAY) @(posedge clock)
               next_state =  S3;
            end
        S3: if( X)
               next_state =  S3;
            else
               next_state =  S4;
        S4: begin //delay some positive edges of clock
               repeat(`Y2RDELAY) @(posedge clock) ;
               next_state =  S0;
                end
        default: next_state =  S0;
    endcase
end

阿莫论坛20周年了!感谢大家的支持与爱护!!

曾经有一段真挚的爱情摆在我的面前,我没有珍惜,现在想起来,还好我没有珍惜……

出0入0汤圆

 楼主| 发表于 2009-6-30 10:43:42 | 显示全部楼层
代码是摘自夏老师翻译的VERILOG HDL数字设计与综合(第二版),我用的是XILINX软件,合成时候语法错误;但MODELSIM可以仿真.

语法错误:Unsupported Event Control Statement: repeat(`Y2RDELAY) @(posedge clock)

谢谢!

出0入0汤圆

发表于 2009-7-2 10:01:56 | 显示全部楼层
repeat(`Y2RDELAY) @(posedge clock)
这个是仿真的时候用的,综合不了的。。。

出0入0汤圆

 楼主| 发表于 2009-7-2 10:43:01 | 显示全部楼层
谢谢,如果想综合该怎么写呢?

出0入0汤圆

发表于 2009-7-2 12:53:16 | 显示全部楼层
你心中要有硬件
HDL 描述的是硬件,而不是算法

出0入0汤圆

 楼主| 发表于 2009-7-2 16:16:46 | 显示全部楼层
谢谢,代码本来的意思是 延迟后切换到另外状态,请问这个延迟怎么实现呢? 用计数器吗?

出0入0汤圆

发表于 2009-7-2 16:18:27 | 显示全部楼层
恩 是的  可以用计数器延时啊

出0入0汤圆

 楼主| 发表于 2009-7-2 17:36:09 | 显示全部楼层
用计时器延时依然不好写?总感觉别扭:

always @(state or  X) 这里面并没有时钟信号,该怎么写呢,想不出来.
如果改成always @(state or  X or posedge clk)硬件也没办法综合.

只能这样写:
always @(posedge clk)
   begin
      case (state)
S0: if(X)
            next_state =  S1;
        else
            next_state =  S0;
        S1: begin //delay some positive edges of clock
               repeat(`Y2RDELAY) @(posedge clock) ;
               next_state =  S2;  
            end

   end

出0入0汤圆

 楼主| 发表于 2009-7-2 17:41:10 | 显示全部楼层
always @(posedge clk)
   begin
      case (state)
        S0: if(X)  
            next_state =  S1;  
        else  
           begin
              next_state =  S0;
              cnt<=0;
           end  
        S1: begin //delay some positive edges of clock  
               if (cnt==10)
                  begin
                     next_state =  S2;
                     cnt<=0;
                  end
               else
                  cnt<=cnt+1;  
            end  

   end

这样写对吗,很别扭?谢谢
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