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〓〓〓〓时序图中:CPU在什么时刻锁存数据呢〓〓〓〓

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出0入0汤圆

发表于 2010-3-1 23:49:26 | 显示全部楼层 |阅读模式
前段时间用CPLD做了IRIG-B解码实验和简单的UART实验,当做到CPU从CPLD读取数据时,才发现自己一直对CPU的时序还不是很了解,希望大家给讲解一下。

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出0入0汤圆

 楼主| 发表于 2010-3-1 23:52:55 | 显示全部楼层

(原文件名:以51时序为例.JPG)


在下图中:RD上升沿后大概10几个ns左右,数据就从三态门上消失了;如果CPU是在RD上升沿后10几个ns后才锁存数据的话,不就读不到数据了吗?在上图中Trhdx是很可能大于10几个ns的。

虽然按下图设计可以读到数据,但是我还是感到很疑惑,请大家给我讲解一下吧!

出0入0汤圆

发表于 2010-3-2 05:00:24 | 显示全部楼层
RD#的上升沿.

出0入0汤圆

 楼主| 发表于 2010-3-2 17:45:39 | 显示全部楼层
回复【2楼】cock  
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如果CPU在RD上升沿锁存数据的话,第二个图的设计是不是存在“竞争和冒险”呢?

出0入0汤圆

发表于 2010-3-2 21:28:30 | 显示全部楼层
jihao
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