求教FPGA测试两路信号同时为上升沿/下降沿。

ngyg12 · 发表于 2011-8-15 08:18:55

如题，想利用 FPGA 在两个信号同时为上升沿/下降沿时输出一个脉冲，在论文里找了一个电路，仿真了一下，并不能实现功能，VHDL语言好像也不能同时在两个时钟的上升沿对同一个信号赋值，望大虾们能指点。(论文文档在 5 楼上传的)

(原文件名:相位相等测试.png)

(原文件名:仿真结果.png)

chinabn · 发表于 2011-8-15 09:01:42

VHDL语言好像也不能同时在两个时钟的上升沿对同一个信号赋值

~~~~~~~~~~~~~~~~~~
FPGA是不支持的！

NJ8888 · 发表于 2011-8-15 09:38:07

同时的概念很难理解,即使同一个时钟打出来的脉冲看起来同时,实际上严格说上升下降有差异的,设计中不应当使用这样特性

ahuang227 · 发表于 2011-8-15 10:34:00

在时域上分析，两个信号同时在上升沿的概率几乎是没有的。只有离散化以后才会存在。

qwerttt · 发表于 2011-8-15 10:53:06

同意2楼
楼主的应用为什么要使用这样的逻辑？

ngyg12 · 发表于 2011-8-15 11:26:14

回复【4楼】qwerttt
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上我看到的这篇论文吧

点击此处下载 ourdev_667775WMF2J1.pdf(文件大小:529K) (原文件名:基于FPGA的随机等效采样模块设计.pdf)

其实这个是做等效采样时遇到的问题，在论文中提到的等相位测试，（游标卡尺法），它就要求在两个信号的上升沿同时到来时终止时间的测量。

ngyg12 · 发表于 2011-8-15 15:23:24

自己顶一下，希望能有高手指点一下

sjx000000 · 发表于 2015-2-13 06:36:12

同时边沿检测，很难判别.FPGA是电路，有延时。

putty · 发表于 2015-2-13 13:17:14

论文里说的"等相位", 并不一定就是同时上升或下降沿的.我的理解,假设clka在36度位置时, clkb处于上升沿.把这个位置作为基准,在若干周期后,又是36度时clkb上升沿,可以认为是等相位的.至于基准位置是36度还是78度,没关系.反正是周期信号嘛.

get500wan · 发表于 2015-2-18 20:53:10

应该是在某个时钟周期，两路信号均出现上升沿或下降沿？

liugu · 发表于 2015-9-24 14:45:02

你这个应该捕捉每路信号的上升沿时刻，然后只要这个上升沿时刻的差值小于一个数，就是认为是同时出现上升沿。

liugu · 发表于 2015-9-24 15:04:04

你这个应该捕捉每路信号的上升沿时刻，然后只要这个上升沿时刻的差值小于一个数，就是认为是同时出现上升沿。

dr2001 · 发表于 2015-9-24 15:24:52

FPGA内，比较好检出的是一个信号是否是在CLK上升沿前后不太长的一段时间内发生变化的。

求教FPGA测试两路信号同时为上升沿/下降沿。

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