Vivado综合时报错Undriven nets，一般是什么原因？

wye11083

不是写了，叫你打开opt_design，可以自动去除未连接信号。默认p&r好像是关的。

wye11083

smbxfdbz 发表于 2023-8-18 17:40
不是设置问题，是设计问题
这个Demo本来用的是开发板的FMC-HPC0接口，是正常的
但我需要改到FMC-HPC1接口 ...
(引用自3楼)

打开opt_design再试

wye11083

smbxfdbz 发表于 2023-8-18 23:28
感谢大神热心回复
我找到原因了，是工程里有段TCL脚本设置GT的位置，修改GT后，那段脚本也要对应修改
...
(引用自6楼)

。。

tcl脚本不是自动生成的么？

好吧，这种情况确实想不到。

wye11083

smbxfdbz 发表于 2023-8-21 17:53
大神，再请教个问题，我用的XCZU9芯片，BANK分布如下图

从Quad129 MGTREFCLK输入的时钟，应该可可以通过 ...
(引用自9楼)

同一个quad内使用这个quad的时钟，相邻quad应该使用旁边quad的north/south out，不能直接用gt（而且就算开了约束，仍然不可能布通。refclk只能接到当前quad）。7及以前的片子都是这样的，ultrascale不清楚。

即，级联需要例化多个quad，从refclk的quad引出来south/north去接，再走mux进旁边的quad。