怎样证明 一个 生产者-消费者 系统 (fifo)的性能满足要求？

zzsczz

如题

有   fifo  、 数据提供者  （数据输入） 和 数据消费者 （ 数据输出）

fifo 用 FPGA片外 sdram （或者ddr）实现（读写均有延迟;数据量大，全用bram做 量产太贵 ）  ， 一个时刻 只支持 一个master的 读或者写操作

数据消费者  对 输出数据的速度（某时间段提供的数据量） 和  时序（延迟、响应 ） 有严格要求


有没有啥方法证明   某个 系统配置 能  达到 设计指标？

我能想的 就是看 仿真时序图

应该 有在设计阶段验证的套路吧，有没有电工能够介绍一下？

zzsczz

hecat 发表于 2023-12-12 18:57
这种理论上都可以精确计算的，要知道生产者的最大瞬时速度和最长持续时间，消费者的最慢速度。

这个只能根 ...
(引用自2楼)

我描述不够完整

生产者 产生数据可控 （生产和暂停），

消费者获取数据的 量 和 时刻 必须要精确控制（节拍速度和每次获取数据量 根据工艺需求 会有变化），可以理解为向特定decoder提供数据流，帧大小和码率会随应用的改变而变化（如监控静止图像码率低，运动画面码率高;低分辨率源码率低，高分辨率源码率高），播放数据延迟抖动就影响体验

c艹 boost lib软件里有个组件叫无锁队列；但电路实现的内存控制器是唯一资源不支持共享

工程中对于  消费者端时序有严格要求的 fifo系统，用单端口控制器是怎么实现的？
生产者，fifo，消费者在不同时间域，fifi包含一个内存控制器 和，可外加若干bram之类的片上ram，

全用 双端口内存明显 贵得离谱么。

根据  
https://zhuanlan.zhihu.com/p/599914121
描述，“同步脉冲法”、握手协议和异步 FIFO 是“跨时钟域”传递大量数据的三种有效方法，但  消费端延迟  没看到 数据规格 ，内存控制器的延迟没有数据

zzsczz

有一个实现idea是 为外部ram做一个  伪双端口的 调用接口作为fifo，
在一个操作周期内 同时实现 读写操作写的（具体策略需要参数设置，先读，不更改，先写可配置），用速度换取功能，延迟会不确定。

这是实现一个跨时钟域的多级缓存、存储设计，比较扯

zzsczz

redroof 发表于 2023-12-13 10:23
只要外部ram的带宽够，然后延迟要求别太离谱，别的都不是问题啊。
最坏情况下所需的fifo容量算岀来是多少 ...
(引用自6楼)

理解你的想法

1 小块bram做 缓存  对读端口 和 写端口 进行 乒乓操作   
2 sdram足够快 ，bram大小、 I/O操作的数据尺寸和频率 需要 设计

最坏情况下所需的fifo容量算岀来加1.5倍