从ARM板块拷了点东西来，自己写了点SDRAM的等长计算，对9260【恢复】

xiaoerge · 发表于 2009-1-15 23:09:18

SDRAM中的信号都是以时钟为参考的，等长的关系三言两语讲不清楚，说一下最复杂的数据线的等长， 

地址线和控制线因为是单向的，比数据线的等长简单，以9260外频100M为例。 

对于9260，从手册中可以看到， 

SDRAMC19 D0-D15 in Setup before SDCK Rising Edge         0.2 ns 

SDRAMC20 D0-D15 in Hold after SDCK Rising Edge                 1.1 ns 

SDRAMC21 D16-D31 in Setup before SDCK Rising Edge         0 ns 

SDRAMC22 D16-D31 in Hold after SDCK Rising Edge         1.2 ns 

这里去掉了1.8V的数据。 

对每个方向分别作分析，首先看9260输入/SDRAM输出，这里以MT48LC16M16A2的数据手册作为参考， 

HY57V561620可能更常用，但是其数据手册没有时序图。 

MT48LC16M16A2-75在100M下CL设为2。 

Access time from CLK (pos.edge)        CL = 2 tAC(2)                6 ns 

Data-out hold time (load)                         tOH        3 ns 

实际上上面的数据也就是说相对于SDRAM的时钟上升沿，数据输出保持时间是3ns，数据建立时间是(10-6)=4ns， 

100M的周期是10ns。 

从9260给出时钟信号上升沿到数据出现在9260的引脚上，由于走线会有一定延时，使得SDRAM的输出时序在9260 

看来，建立时间和保持时间的(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))，Tpd(CLK)是时钟线走线延迟， 

也就是从从9260给出时钟上升沿到SDRAM收到时钟上升沿的时间是，Tpd(DATA)是数据线走线延迟， 

数据从SDRAM发出到9260收到的延迟。 

设1英寸走线的延迟时间是150ps，数据线的走线是2英寸，时钟线和数据线一样长，也是2英寸，可以计算出建立时间 

和上升时间的裕量，也就是从9260的引脚上看到的实际的数据的建立时间和保持时间分别减去9260要求的数据 

建立时间和保持时间。前面的建立时间和保持时间分别是3.7ns和3.3ns，裕量分别有（对应D0-D15）3.5ns和2.2ns。 

为了将时钟上升沿放在数据的中心，数据线需要比时钟线长，改变时钟线和数据线的长度会影响前面的上升时间和保持时间 

(4ns-Tpd(CLK)-Tpd(DATA))/(3ns+Tpd(CLK)+Tpd(DATA))。实际的长度要求可以用时序裕量除以单位长度的走线延迟 

得到，每英寸的走线的延迟时间在一百多ps。 

对于9260输出数据，SDRAM输入数据，参数如下： 

SDRAMC25 D0-D15 Out Valid before SDCK Rising Edge        4.2 ns 

SDRAMC26 D0-D15 Out Valid after SDCK Rising Edge        5.9 ns 

SDRAMC27 D16-D31 Out Valid before SDCK Rising Edge        3.1 ns 

SDRAMC28 D16-D31 Out Valid after SDCK Rising Edge        6.4 ns 

Data-in hold time         tDH        0.8 ns 

Data-in setup time         tDS        1.5 ns 

对于SDRAM，其引脚上看到的数据的建立时间和保持时间分别是(4.2ns+Tpd(CLK)-Tpd(DATA))/(5.9ns-Tpd(CLK)+Tpd(DATA)) 

走线长度同上，则SDRAM的建立时间和保持时序裕量分别为2.7ns/5.1ns。 

9260输入数据的时序裕量比输出数据的时序裕量总体上来说要小，上面的计算只是理想情况下的计算， 

实际上影响数据时序裕量的因素有很大分布参数，如时钟的抖动，数据的抖动，手册中给出的参数中都是最小值， 

可以认为包括了数据的抖动（我是这样想的）。建立时间和保持时间的时序裕量都需要减去时钟的抖动值。 

另外的一些分布参数包括负载电容、串扰、电源等，都会减小信号的时序裕量。 

对于地址线和控制线，手册中有相应的参数，和9260输出数据、SDRAM输入数据的情况是一样的。 

9260的时序还算相对宽松的，POWER PC的处理器要求的时序裕量比9260要大，计算下来不到一个纳秒。 

从上面的计算上来看，就算减掉部分分布参数带来的时序裕量的减小，也还允许若干英寸的长度不匹配。 

走线等长所需要做的就是保证上述时序裕量为正值，地址线和控制线的与时钟线的相对长度都通过时序裕量换算得到。 

先写这么些，有错误请指出。

kebaojun305 · 发表于 2009-1-16 21:37:43

 希望楼主在多介绍点这方面的东西。

ch2003_23 · 发表于 2009-1-16 19:21:56

嗯 ，不错，还没看明白，继续看，谢谢xiaoerge

logics · 发表于 2009-1-16 18:53:08

好贴，顶起

zoujie · 发表于 2009-1-16 17:05:23

好贴居然没人顶？

最近也在做SDRAM的LAYOUT，以前也做过，不过没怎么太仔细推敲，133M的速度。

楼主是否能将SDRAM的布线技巧和需要注意的地方列出几条供大家参考？如：地址线，数据线，控制线，时钟线等长这些

zlei · 发表于 2009-2-27 10:41:23

谢谢

wzhansen · 发表于 2010-3-21 19:04:43

谢谢
学习了

1181zjf · 发表于 2010-3-21 19:24:21

killin · 发表于 2010-3-21 19:58:21

顶,谢谢楼主透彻的分析

dubu · 发表于 2010-3-21 21:42:48

mark

quzegang · 发表于 2010-3-22 17:19:02

顶起啊好帖

zchong · 发表于 2010-5-1 16:06:26

不错，理论和实践相结合，希望更多类似的帖子出现

Forever · 发表于 2010-6-2 22:20:17

不错顶起

cookie2g · 发表于 2010-6-23 08:56:59

mark

caoxinkafei · 发表于 2010-7-20 13:19:07

mark

lbc___ · 发表于 2010-7-20 14:28:44

回复【楼主位】xiaoerge
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ding !

shangdawei · 发表于 2010-7-20 17:31:44

没看明白, 继续学习

ITOP · 发表于 2011-3-17 11:55:31

MARK!

skyword · 发表于 2011-3-17 17:23:49

cool!

zhliang0407 · 发表于 2011-6-28 18:24:37

有点难懂啊！必须得顶

richardx · 发表于 2011-6-30 08:22:43

这的确是好贴，最近也在研究，谢谢

liouravr · 发表于 2011-6-30 08:28:26

板凳听课，不顶没天理

yz_altang · 发表于 2011-7-13 18:12:57

sdram的数据线长度应该还有阻抗匹配的问题。

从ARM板块拷了点东西来，自己写了点SDRAM的等长计算，对9260【恢复】

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