共享并口逻辑分析仪程序 LPTanalyzer.exe（ＰＣ并口）　请问谁有硬件电路图

32446975 · 发表于 2009-2-28 15:04:40

并口逻辑分析仪程序 LPTanalyzer.exe
IOManager.sys
这两个文件要放在同一个目录中。从太阳兄弟工作室下载的，但没有硬件电路。哪位给传个硬件电路图。先谢谢了！

并口逻辑分析仪程序 LPTanalyzerourdev_422697.rar(文件大小:407K) (原文件名:并口逻辑分析仪程序 LPTanalyzer.rar)
IOManager.sysourdev_422698.rar(文件大小:1K) (原文件名:IOManager.rar)

图片 (原文件名:2009-2-28 0000.jpg)

252177861 · 发表于 2009-2-28 15:31:57

不知道最大的采样速度是多少噢硬件电路应该直接用244做缓冲用来保护并口就可以了（猜想）

32446975 · 发表于 2009-3-2 15:02:02

【1楼】 252177861 白色简单：采样速度和主板有关。

88488848 · 发表于 2009-3-3 13:38:36

原理图。 (原文件名:111.JPG)

保护二极管是不是画反了？

成品 (原文件名:22222.jpg)

32446975 · 发表于 2009-3-6 12:28:59

【3楼】 88488848 ：非常感谢！！马上试制！！！

hailing · 发表于 2009-3-6 13:01:26

很实用，谢谢分享并口逻辑分析器

suaige · 发表于 2009-3-6 13:17:08

采样容量是多少？？？如果是pc存储，似乎是无限哦！！！

logics · 发表于 2009-3-6 14:06:40

mark.

cndongj · 发表于 2009-3-6 14:12:02

mark，有空做一个玩。

liuhengming · 发表于 2009-4-4 14:21:35

有没有人做了我做了不成功是怎么回事呢

thriller · 发表于 2009-4-4 16:28:01

关注

guyuqiang · 发表于 2009-4-4 16:40:31

想做一个！

cpcgdut · 发表于 2009-4-4 22:23:10

用WinIo.dll的测试结果，并口的速度大概是500kHz（读取一次并口引脚电平耗时2us）。

cpcgdut · 发表于 2009-4-4 22:24:17

这样的话，分析红外遥控码还够用...

liuhengming · 发表于 2009-4-4 23:13:24

哪位大虾做过的？那图看不清楚啊

liuhengming · 发表于 2009-4-4 23:34:28

我试了只接了8跟线 2 3 4 5 6 7 8 9 不行哦

j805 · 发表于 2009-4-5 08:32:56

点击此处下载 ourdev_432995.zip(文件大小:56K) (原文件名:LPTScope.zip)

我发一个并口示波器的VC源码．

nhlijiaming · 发表于 2009-4-5 08:41:03

三楼自制成功了？发一下电路图啊
这样看报纸真难看

liuhengming · 发表于 2009-4-5 15:09:18

我做成功了,2-9作为输入，18-25接地，就可以了只是不能设采样率也不能设置存储深度，我要采样100HZ的信号没发看。。。。。。。。。。。。。

liuhengming · 发表于 2009-4-5 15:25:25

哪位大虾能把软件改改

yhb587 · 发表于 2009-4-5 23:02:48

支持！

liuhengming · 发表于 2009-4-9 00:35:14

看来得自己学写上位机了

yanrz · 发表于 2009-6-12 22:42:03

我今天做出来了，效果还可以，以下是我做的电路图：

并口逻辑分析仪.pdfourdev_452869.pdf(文件大小:40K) (原文件名:并口逻辑分析仪.pdf)

计算机图片忘记抓图了，过几天有空想起来了抓几张图给大家看看！

yanrz · 发表于 2009-6-12 22:43:47

不过比较差的就是采样深度和时基的更改方式不好，并且不能存储数据分析，哪位高手能否把上位机软件更改下？

32446975 · 发表于 2009-8-11 11:30:04

【16楼】 j805 寄存器:你的并口示波器的VC源码，有没有生成的可执行的程序？

NJ8888 · 发表于 2009-8-11 12:22:57

没有时基的采样没有用处，只能定性看，或者信号中有路是可以参考的脉冲时钟，我六年前自己作过带并口的采集，用CPLD+SRAM做FIFO，送并口，存储深度由PC程序开，但受限于EPP速度，采样率500K（是均匀的严格2us一次，靠FIFO平滑采样连续均匀性与传送突发性问题），在PC赛扬1.2G硬件下，WINXP、WIN98都不丢数，因为当时测试过EPP速度没法做到1M连续传（这不是指EPP本身，还有因为EPP速度快，会把FIFO读空，所以程序上附加读状态口的代码，也就是每次EPP传送前先发查FIFO空否的控制，算上时间开销上不了1M，现在快的PC没有继续试验）

xshx · 发表于 2009-12-12 23:15:08

用过，基本没有用处。

elecfun · 发表于 2009-12-13 02:07:59

电脑有并口，可以考虑下

xininye · 发表于 2009-12-22 10:20:43

MARK PC并口逻辑分析仪

deiwgah · 发表于 2009-12-22 11:02:04

好东西，正缺示波器

smtgg · 发表于 2009-12-22 11:40:27

mark

fuxiangbo · 发表于 2010-5-22 17:55:29

这样太恐怖了吧，万一把并口烧掉咋办？

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