8Bits 250MSPS AD9481的讨论

kinre · 发表于 2009-7-17 10:12:02

不知有没试验过AD9481,20M-250M,这是一片不错的ADC，AD的价格在150-180，国产华微的替代型号HWD9481只要80就可以拿下，如果能用它来替代ADS830或是AD9283BRS100来达到更高的采样带宽来提高采样精度应该是很好的方法，只是这AD9481的最低工作频率是20M，在采样低频信号时无法像ADS830那样工作在低于1K的采样频率下，甚至1M都不行，我没进行实际测试，如果如官方资料所述，那低频时对FIFO的要求就太高了，至少要20M以上的容量才行，貌似IDT无此种类型的FIFO，而且当AD9481工作在250M时，FIFO的响应速度也是个问题，IDT270X系列的应该时间最短好像是12nS吧，进行100M的数据缓冲时已经无法可靠工作了，难道真要用FPGA+SDRAM来做？DXM有没什么高招呀？

kinre · 发表于 2009-7-17 16:58:13

想用CPLD+DDRII来完成数据接收和存储，但小弟对CPLD不了解，大家有什么好的推荐没，CPLD的I/O刷新速度至少超过300M。

yuhang · 发表于 2009-7-17 17:01:30

MAX II cpld能到300M

如果用DDR的话得用FPGA

gzhuli · 发表于 2009-7-17 17:33:27

250MS/s用SDRAM也有困难，得用DDR，还要用FPGA里面的RAM做一个小FIFO来解决SDRAM的潜伏期等问题。
至于采样率是不用变化的，在FPGA里面丢弃不需要的采样就行了，也可以做数字滤波。
商品示波器可能会用DDR2/QDR SSRAM，但个人很难采购到这种SRAM。

longquan · 发表于 2009-7-17 22:13:25

用很宽的位数和FPGA缓冲可以不
如128位宽，缓冲够16字节再写入就可以把写周期延长

fantaq · 发表于 2009-7-17 22:33:51

gzhuli 咕唧霖是高手阿。。。

siriuslxm01 · 发表于 2009-7-17 23:23:49

AD9481的时钟楼主用什么产生的？直接用cyclone FPGA似乎不可以吧？希望大家不吝赐教

gzhuli · 发表于 2009-7-18 00:03:16

Cyclone的PLL产生250MHz时钟没问题的。

siriuslxm01 · 发表于 2009-7-18 10:48:12

产生是没问题的，可是怎么输出来就是个问题了，好像只能用差分方式输出，普通IO达不到这个速度

powerint · 发表于 2009-7-18 17:51:29

先好好想想示波器的结构,波形采集显示方式什么的, 盲目的提高数字部分的速度没什么太大的实际意义,大部分测的的频率都没多高!
用FPGA 在单端时采到200M是比较困难了,但如果用LVDS的话当是另一种情况.

kinre · 发表于 2009-7-24 16:15:10

好东西

用于输入信号的放大和单端到差分的转换可直接驱动9481 (原文件名:AD8351ARM.jpg)

8Bits 250MSPS (原文件名:HWD9481.jpg)

kinre · 发表于 2009-7-24 16:32:30

想把一个方案的元件凑完整绝不是件轻松的事

kinre · 发表于 2009-7-24 16:41:36

我的方案是：放大整形用2.2G带宽的AD8351（-3dB），但还没找着性价比好的射随运放+ADC选择AD9481或是代用的HWD9481（便宜不少）+存储用ARRIA II GX控制DDRII(512MB吧，看采购情况而定)+显示部分SHARP LQ043T3D的TFT(480X272)。使用它出于三方面的考虑，一是显示效果相当不错，这屏用在PSP上的表现让我很满意；二是它的尺寸和显示比例比较合适，波型显示区可心呈4：3，多出的右侧显示设置参数等；三是价格比较有亲和力。

kinre · 发表于 2009-7-24 16:43:15

有没DX有类似的计划？

dragonathust1 · 发表于 2009-7-24 19:23:02

我有兴趣，先制作一个比较好，性能还可以的平台，软件可以大家一起慢慢完善

polarbear · 发表于 2009-7-24 19:50:19

【12楼】 kinre
如果你以前没有调试过DDR的内存，没有做过模拟前端宽带信号处理，那么整个项目做完，全天工作，给一年时间你，你也不一定能完成

kinre · 发表于 2009-7-26 20:15:54

多谢叶兄的激励！

liefen · 发表于 2009-7-29 17:47:24

DDR II altera 有IP 可以用的
模拟电路比较耗费似乎件

windowsce · 发表于 2009-7-30 21:31:40

BGA。。。想想还是飘过吧。。。

windowsce · 发表于 2009-7-30 21:44:26

我感觉用不到DDR吧，SDR应该够用了
AD9481是差分clk，cyclone ii/iii可以支持
虽然是250M的，不过输出是ODD/EVEN，实际数据率是125MHZ，dcfifo做输入缓冲，sdram工作在133MHZ/32bit/page burst，带宽是足够的。在cyclone iii -6的器件上实现这些不是很难。-8的cyclone ii都能支持sdram跑到120M。

greencamel · 发表于 2009-11-12 15:52:34

AD8351能驱动多少块AD9481呀？

ralfak · 发表于 2010-1-25 10:06:00

这个最大速率采样和最小速率采样可以用CPLD或者FPGA来控制吧，把那个数据有效信号做一个分频，低速采样时采用分频的数据，写到SRAM或者其它存储器中去，只是这个触发不好处理，可以用一个比较器来判断，触发前的一段时间数据不丢，出发后仍然记录一部分数据就可以了，都用硬件来实现，只是这个存储器得用双口的才行，CPLD只负责写，显示部分负责读。

Nuker · 发表于 2010-3-3 13:38:22

首先，回复【19楼】windowsce
我感觉用不到DDR吧，SDR应该够用了
AD9481是差分clk，cyclone ii/iii可以支持
虽然是250M的，不过输出是ODD/EVEN，实际数据率是125MHZ，dcfifo做输入缓冲，sdram工作在133MHZ/32bit/page burst，带宽是足够的。在cyclone iii -6的器件上实现这些不是很难。-8的cyclone ii都能支持sdram跑到120M。
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首先，FPGA接口速率125MHz x 16位即可，
其次，示波器只需要在采样深度内（假设最多8k x 8位）连续采样，所以根本不需要DDR或者SDRAM那么大的缓存，因为示波器并不是将所有时间的波形采集下来，而是在每次触发之后采集固定采样时钟数（除非某些特定的要求需要1M以上的采样深度）。

AD9841最主要的问题在于是否在低于1MHz的采样速度下可以正常工作。如果不行，是否可以在低频段切换到另外一块低速ADC？

newbier · 发表于 2010-3-3 14:23:38

通过更改ADC的时钟来更改采样率是非常愚蠢的

dyna3330 · 发表于 2010-3-8 13:03:41

加一片ADC,低速高精度的，还可做万用表用。

wldshy · 发表于 2010-11-28 04:13:04

回复【12楼】kinre
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ARRIA II GX太贵了
控制DDR2用Spartan6最合适，或者cyclone3也能将就

wldshy · 发表于 2010-11-28 04:14:20

前端可以考虑下LMH6518，很不错的

wldshy · 发表于 2010-11-28 04:14:51

改变采样率一般通过重采样来完成

eggcar · 发表于 2010-12-6 00:37:40

Mark,计划 4*AD9480（1）+ PLL + 2*FPGA(一片做信号处理一片专门做DDR3控制器) + 2GB DDR3 DIMM + ARM(界面及其他操作)，单通道2Gsps双通道1Gsps
时间1年到1年半，届时完全开源。配置比较奢侈，但是会是学习的绝佳项目

lanqilove · 发表于 2010-12-6 01:04:43

在低频的时候可不可以把FIFO时钟调低？

wldshy · 发表于 2010-12-7 14:31:03

LMH6518前端+2*4片9481+AD9516时钟分配+四小一大FPGA（四小用最小的Spartan6+DDR3负责缓存，一大用Cyclone3负责处理和界面。400M带宽，单通道2Gsps双通道1Gsps。
正在做，前端、时钟板已出，采样板正在做。

eggcar · 发表于 2010-12-8 10:44:00

我靠，被楼上抢先了，得抓紧了

bingo888 · 发表于 2010-12-9 13:00:36

回复【30楼】wldshy
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厉害，要做雷达数据采集吗？哈哈

zxcao · 发表于 2010-12-11 18:20:41

牛人很多

wldshy · 发表于 2010-12-11 22:07:36

回复【32楼】bingo888
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雷达至少14bit吧

wldshy · 发表于 2010-12-11 22:10:17

我倒是觉得做采集缓存尽量大些，示波有几M就够了，tek、ag的示波器2G采样的缓存也都1M点左右

matthewchan · 发表于 2010-12-14 20:57:47

指标高一点很好，不过最好能做到低成本（成本高了，玩的人就少，也没啥意思）。

例如：
1.adc用多个100-200M的拍拼。
2.用一个ep3c5负责接收存储等。
3.上 ddr
4.不一定要屏，做成usb虚拟仪器也不错

个人看法，哈哈

wldshy · 发表于 2010-12-21 17:39:14

回复【36楼】matthewchan
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3C5引脚明显不够，除非BGA

fickle · 发表于 2011-1-4 10:28:08

呵呵，我也来个给力的。

点击此处下载 ourdev_609055VX11SZ.pdf(文件大小:865K) (原文件名:Analog-Input-Part_assignment_V3_4.pdf)

li900309 · 发表于 2011-1-13 21:31:13

都给力，坐等大牛出成果

823032003 · 发表于 2011-7-17 13:45:22

回复【22楼】Nuker
首先，回复【19楼】windowsce
我感觉用不到ddr吧，sdr应该够用了
ad9481是差分clk，cyclone ii/iii可以支持
虽然是250m的，不过输出是odd/even，实际数据率是125mhz，dcfifo做输入缓冲，sdram工作在133mhz/32bit/page burst，带宽是足够的。在cyclone iii -6的器件上实现这些不是很难。-8的cyclone ii都能支持sdram跑到120m。
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首先，fpga接口速率125mhz x 16位即可，
其次，示波器只需要在采样深度内（假设最多8k x 8位）连续采样，所以根本不需要ddr或者sdram那么大的缓存，因为示波器并不是将所有时间的波形采集......
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学习

hydgq · 发表于 2011-7-17 15:37:14

期待大侠出成果.

yuer_1 · 发表于 2011-7-24 10:50:49

在这里只有学习，嘿嘿，大家想法都不错

yuer_1 · 发表于 2011-7-24 11:12:25

请教2*4片9481，就可以做成2GS/s ? 这个怎么实现

02013063 · 发表于 2011-7-29 23:36:03

回复【43楼】yuer_1

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请教2*4片9481，就可以做成2GS/s ? 这个怎么实现

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将8个250MHz时钟相位错开，分别驱动8个AD

时钟相位错开 (原文件名:未命名.JPG)

823032003 · 发表于 2011-7-30 11:38:55

回复【44楼】02013063
回复【43楼】yuer_1
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请教2*4片9481，就可以做成2gs/s ? 这个怎么实现
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将8个250mhz时钟相位错开，分别驱动8个ad

时钟相位错开 (原文件名:未命名.jpg)

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牛人

flashfly · 发表于 2011-8-1 15:00:37

回复【楼主位】kinre
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低频信号你可以高速采样，低速记录，把多余的数据扔掉，这不就跟低速采样一样了么

gzhuli · 发表于 2011-8-30 16:42:55

回复【47楼】x86x86
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你这样没有参考基准怎么保证错开间隔一致？

wanmyqawdr · 发表于 2011-8-30 17:00:55

为什么一定要通过调整ad clk的方式控制采样率呢？给AD供一个固定始终就行了，然后fpga内部产生一个取样时钟，然后用AD的时钟信号去检测取样时钟的上升沿，作为寄存的时间点就可以了，这个采样方法不受AD采样率的限制，实现多慢的采样率都可以。

gc56198 · 发表于 2011-10-29 17:44:59

mark

8Bits 250MSPS AD9481的讨论

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