ARM中断返回地址地址和3级流水线

CZLCBY

地址     指令
0x3000     A
0x3004     B
0x3008     C
0x300c     D
（1）SWI和未定义指令异常
此时正在执行指令A（此时PC=0x3008）的同时在译码阶段发生SWI或未定义指令异常，等指令A执行完后（此时PC还没有发生改变PC=0x3008）进行SWI或未定义指令粗合理，同时把当前PC值赋给寄存器LR（LR=0x3008）然后再进行自动调整LR=LR-0x04（此时LR=0x3004），这样当异常返回时就到地址为0x3004的指令处执行。所以再进入异常的时候LR不需要修改
（2）IRQ和FIQ异常
此时正在执行指令A（此时PC=0x3008）的同时发生IRQ和FIQ异常，等指令A执行完后（此时PC发生改变PC=0x300c）进行IRQ和FIQ异常响应，同时把当前PC值赋给寄存器LR（LR=0x300c）然后再进行自动调整LR=LR-0x04（此时LR=0x3008），这样当异常返回时就到地址为0x3008的指令C处执行（可以看出跳过了执行指令B），所以当进入异常的时候要执行“SUB LR,LR,#4”（此时LR=0x3004），当异常返回时就到地址为0x3004的指令B处执行。
（3）预取指令中止
此时正在执行指令A（此时PC=0x3008）发生预取指令中止异常，（此时PC没有发生改变PC=0x3008）进入预取指令中止异常响应，同时把当前PC值赋给寄存器LR（LR=0x3008）然后再进行自动调整LR=LR-0x04（此时LR=0x3004），这样当异常返回时就到地址为0x3004的指令B处执行，但是当发生指令预取中止异常时，程序要返回到该有问题的指令处，重新读取并执行该指令。异常指令预取中止异常中断程序应该返回到产生该指令预取中止异常中断的指令处。所以当进入异常的时候要执行“SUB LR,LR,#4”（此时LR=0x3000），当异常返回时就到地址为0x3000的指令A处重新执行
（4）数据中止异常
此时正在执行指令A（此时PC=0x3008）的同时发生数据中止异常，等指令A执行完后进入下一条指令时（此时PC发生改变PC=0x300c）发生数据中止异常响应，同时把当前PC值赋给寄存器LR（LR=0x300c）然后再进行自动调整LR=LR-0x04（此时LR=0x3008），这样当异常返回时就到地址为0x3008的指令c处执行，但是发生数据访问中止异常中断时，程序要返回到该有问题的数据访问处，重新访问该数据。因此数据访问中止异常中断程序应该返回到产生该数据访问中止异常中断的指令处所以当进入异常的时候要执行“SUB LR,LR,#8”（此时LR=0x3000），当异常返回时就到地址为0x3000的指令A处重新执行
小弟刚刚学ARM觉得好像哪里理解还不对，请高手多多指出