IDE硬盘的并行数据总线是如何抗干扰的。

mcu_mouse · 发表于 2011-11-4 12:15:10

RT，最近做个产品，用FPGA做了多路SPI接下面的芯片发送数据。每路芯片都单独一路SPI总线，如下图所示，发现在发送的时候有时候数据出错。怀疑是总线上有干扰。在芯片端都接了22欧的终端电阻。但是考虑到以前的IDE硬盘数据传输比SPI的总线要高也没问题。请问有人知道硬盘数据线上的抗干扰是如何做的不。

(原文件名:未命名.jpg)

pcwhy · 发表于 2011-11-4 12:46:56

加CRC没有?注意控制一下高速信号的回路面积，如果频率太高，可能要匹配的。但SPI一般不容易出问题

benladn911 · 发表于 2011-11-4 12:49:26

硬盘IDE线的信号线之间都有一根地线的。

当然，你的数据出错，也有可能是信号速度快，线间串扰，阻抗不匹配，都有可能的。

高速电路要考虑的问题很多，还是得请专业人士出来解答。

yaowu.gao · 发表于 2011-11-4 13:59:58

回复【2楼】benladn911 AVR猎手
硬盘ide线的信号线之间都有一根地线的。
当然，你的数据出错，也有可能是信号速度快，线间串扰，阻抗不匹配，都有可能的。
高速电路要考虑的问题很多，还是得请专业人士出来解答。
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嗯，IDE线，印象中80pin跟40pin的区别就是多了40根地线

maxims · 发表于 2011-11-17 11:34:10

1、数据线等长？
2、线间电容？
3、屏蔽？

IDE硬盘的并行数据总线是如何抗干扰的。

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