为什么数字电路的上升沿和下降沿时间不能弄得过长

leecny2012 · 发表于 2013-5-23 10:38:18

为什么数字电路的上升沿和下降沿时间不能弄得过长，比如说加个大一点的电容，使得上升沿从原来的几十ns，变成几十us，一次来提高抗干扰的能力？

无级电工 · 发表于 2013-5-23 10:59:54

完全可以，只要你接受它变得足够慢。

Huaan · 发表于 2013-5-23 11:03:12

芯片的上升沿/下降沿决定了其带宽，你把时间延长，带宽就减小了

wye11083 · 发表于 2013-5-23 11:16:26

不可以。亚稳态过长会导致Latch烧坏。

leecny2012 · 发表于 2013-5-23 19:38:34

到底可不可以。。。

JamesErik · 发表于 2013-5-23 19:40:21

上升沿或者下降沿时，上下mos存在同时开启的状态，延长时间后，这个状态的时间也延长，容易导致芯片烧毁或者功耗增大

51EDA技术 · 发表于 2013-5-23 19:41:11

无级电工发表于 2013-5-23 10:59
完全可以，只要你接受它变得足够慢。

+1

leecny2012 · 发表于 2013-5-23 20:27:51

那到底是多长时间以内才不会烧坏？

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